光刻机系统（后文简称“光刻机”）是半导体制造过程中最重要的设备之一，主要分为EUV和DUV。近两年，EUV 光刻机在台积电、三星、英特尔等各大半导体企业中开始广泛使用。那么，EUV光刻机目前的发展和应用情况 如何？今后将有哪些变化？本文会带你了解这些内容。

近几年，光刻机领域最重要的发展和 进步来自EUV光刻机大面积投入使用。诚 然，目前市场依旧以DUV光刻机为主，但 是EUV的发展带来了具备更大晶体管密 度、更高性能和更小晶体管尺寸的产品，它 们恰恰是整个半导体行业发展的重要方 向。从2022年开始，EUV光刻机开始大规 模进入半导体产业界，并在高端芯片制造 中起到了关键作用。为了向市场和产业界 展示EUV光刻机的发展情况，在这两年的 SPIE高级光刻会议上，ASML带来了不 少光刻机的内容，我们今天将其汇总成文 以飨读者。

0.33 NA值：2022年的主 流EUV光刻机发展情况 2022年是0.33 NA值的EUV光刻机 大批量投产的一年。NA值是指数值孔径， 它代表光学系统可以收集、聚焦多少光 的无单位量度值。用一个不是很恰当的比喻，NA值类似光圈的F值，数值越大，进 入镜头的光越多。现在看来，0.33 NA已经 不属于特别优秀的范畴，这是因为在EUV 13.5nm波长光的作用下，0.33 NA值需要 双重图案化才能完成一次光刻操作，这意 味着需要2张掩模，并且它们的光照叠加需 要非常精确，这会带来成本上升和生产速 度下降，并产生额外的生产缺陷。

即使如此，相比DUV的多重曝光， EUV的双重曝光已经方便不少。因此在 2022年，0.33 NA的EUV光刻机开始流 行。从2021年初次引入EUV，逻辑芯片便 开始使用5nm工艺，使用EUV光刻机将 制造大约十多个层，2023年由于工艺升级 到3nm，因此使用EUV光刻机生产的层 提升到了20个以上。EUV光刻机也加入 DRAM的生产中，目前有大约5个层使用 EUV光刻机进行生产制造，未来这个数据 会提升到大约8个。这是DRAM生产中的 关键层，部分层需要多重曝光才能完成，最终使得EUV光刻机的曝光次数达到10 次左右。

ASML从2019年底开始供应EUV光 刻机，到2022年第一季度，共出货136台 EUV光刻机，曝光7000万片晶圆。ASML 公布的数据显示，其2022年全年销售额 相比2021年增长20%，达到212亿欧元， EUV光刻机累计出货180台。在2023年， ASML还将发货60台EUV光刻机和375 台DUV光刻机。

销量数据增长的背后是ASML对 EUV光刻机持续不断地改进，不光是新 的设备，已销售的老款型号也可以通过软 件升级得到提升。ASML的数据显示，在 2022年，EUV光刻机的可靠性达到最高 93%，其中新型号NXE:3600D的表现比 NXE:3600C更好。到2023年，ASML将 把EUV光刻机的可靠性提升到和DUV光 刻机一样，也就是达到95%的水平。

在生产效率方面，NXE:3600D可以在能效30mJ/mm2 下，每小时生产160片 晶圆，相比NXE:3400C效率提高18%。新 的NXE:3800E则提高到195wph（wafer per hour，每小时晶圆产量），后期软件 升级 后，进 一步提升至220wph。针对 NXE:3600E型号，ASML将持续提供 像差、覆盖和吞吐能力方面的改进。还有 NXE:3400C和NXE:3600D，这两者最 高可以实现1.5nm、1.1nm精度的工艺。ASML提到，对于0.33 NA的产品，他们后 期的工作是通过提高吞吐量和降低总能耗 来减少每次曝光所需要的能量。在精度方 面，单次曝光0.33 NA的光刻机理论上可 以实现26nm的线宽，不过在实际使用中 由于误差不太可能达到这么高的水平。目 前IMEC在研究单次曝光28nm的产品，但 尚未量产。

ASML还公布了一直到2025年的光 刻机路线图，最新的设备被分为两类：采 用0.33 NA的被称为NXE，采用0.55 NA的被称为EXE。其中，NXE系列最高为 NXE:4000F，大约能做到0.8nm精度，产 量为220wph。EXE系列型号则从5000 开始，初始版本的EXE:5000至少可以 做到1.1nm精度，产量达到150wph。在 2025年之后发布的EXE:5200B，精度会 提升至0.8nm，产量为220wph左右。虽 然看起来EXE:5000的每小时晶圆产量没 有比0.33 NA的EXE:4000或者更低的系 列更高，但是更大的NA值带来了更少的 曝光次数，因此其整体效率还是大幅度提 升的。

成为主流 目前0.33 NA的光刻机是主流

对于 3nm工艺来说，0.33 NA的光刻机需要进 行双重图案曝光处理，而在0.55 NA的光 刻机上，仅需单次曝光便可完成。

这带来的一大好处就是掩模成本的大幅度降低。对于DUV光刻机来说，从晶体 管数量从每平方毫米1000万个到1亿个的 过程中，所需要的掩模数量从2层提升到4 层甚至5层。掩模昂贵的价格、较长的制作 周期使得整个生产成本变高，生产速度和 效率都受到影响。但在0.33 NA的EUV光 刻机上，掩模数量迅速降低至3层，只有达 到10亿个晶体管密度之上，才需要4层掩 模，这在一定程度上大大节约了成本。在 0.55 NA普及之后，掩模值会稳定在3层左 右，并能够生产每平方毫米10亿个晶体管 的光刻机。

从技术角度来说，高NA值会提供更 高的图像对数斜率值，有助于降低随机缺 陷的出现。ASML在进一步研究用于EUV 的衰减相移掩模来改善对比度和景深，这 些新技术将率先在0.33 NA光刻机上实 施，随后会使用到0.55 NA的产品上。

根据ASML的路线图，首个高NA光刻 机（前文提到的EXE:5000）将在2023年联合IMEC完成初步的运行评估，然后在 2024年交付给客户，一切顺利的话，后续 版本EXE:5200将会在2025年交付。

高NA光刻机的体积显著大于0.33 NA光刻机，这是因为0.55 NA需要更大 的光学器件和独特的设计、排布方法。ASML将0.55 NA光刻机分为4个独立的 子系统，其中第一个曝光工具的组装已于 2022年开始，2023年进入ASML和IMEC 实验室。ASML也提到，他们还在致力于 进一步提升源功率，比如大于500W的极 紫外线功率，不过从这个技术展示到最终 投入使用，需要2年左右。

性能方面，0.55 NA光刻机将采用变 形镜头系统，在一个方向上拥有4倍的缩 小比例（这和0.33 NA光刻机一致），在正 交方向上有8倍的缩小比率。由于8倍缩 减，因此0.55 NA光刻机将在某个方向上 带来相比0.33 NA光刻机一半的尺寸，即 16.5nm。根据伯克利X射线光学中心的数 据显示，0.55 NA光刻机已经能够直接带来8nm线宽的产品。

那么在0.55 NA之后，光刻机将如何 发展？英特尔提到他们曾建议进一步扩 大NA值到0.7 NA，但是ASML表示自己 不会生产大于0.55 NA的产品，理由是投 资过大，且所需要的设备体积巨大。但是 ASML在另一个采访中也提到0.7 NA光刻 机“并没有被排除”，只不过其短期内不会 考虑比13.5nm更短波长的光源系统。现在 的问题是，0.7 NA光刻机体积必须维持在 现有水平上，不能增加太多，否则可能无法 空运。这对光学系统的设计和使用都提出 了更高的要求。

材料如何突破：IMEC发布 研究进展情况

对于0.55 NA的光刻机来说，材料 的应用和发展也非常重要。在这一点上， IMEC披露了大量关键信息，我们一起来 了解一下。

IMEC在SPIC 2023上解读了0.55NA时代，在材料方面需要做的准备工作。IMEC确定了三个关键领域技术，分别是：

●掩模和分辨率增强的相关技术

●材料、光刻胶和底层

●统计学

首先来看有关掩模的相关情况。由 于高NA的光刻机采用了低角度曝光，因 此对可能存在的3D问题必须严格控制。出现这个问题的原因主要是其结构过于 细微，以至于极微小的反射光都会带来画 面的扭曲。EUV光刻机中的掩模本身由 300nm厚、40~50层的交替硅、钼材料构 成，并且还有一层很薄的金属钌层。在这 个结构上，人们使用TaBN也就是钽硼硝 酸盐制造带有图案的吸收部分，以形成光 刻的结果。在实际照射过程中，当钼和硅 对照射的极紫外线进行反射时，吸收体一 般会阻挡反射，最终便会形成人们想要的 图案。

不过问题在于，由TaBN制造的反射层 厚度只有60nm~70nm，考虑到EUV光刻机的波长为13.5nm，因此在光刻过程中以特定的入射角（一般是 6°）照射掩模的时候，会形成多层反射的光照效果，这种光会在 掩模表面和吸收体之间形成多次反射，从而带来多次吸收或者反 射的情况，最终导致光刻图案发生变化或扭曲。这就是所谓的掩 模3D效果。

为了解决这个问题，IMEC需要使用新的吸波材料，比如 RuTa或者PtMo，可以带来衰减相移；或者PtTe或Ni，能够带来高 的EUV消光系数，并且对EUV的吸收能力很强。目前，IMEC正在 这些材料中寻觅合适配比，以提高0.55 NA光刻机效率。

除了上述问题之外，IMEC还提到下列需要解决的问题，其中 包括：

●低缺陷率的掩模胚料及具有低粗糙度、CD可变性的掩模

●需要低n值的掩模来实现更高的对比度并减少掩模3D效果

●光学临近校正技术

●掩模多光束照射技术

●不同方向采用不同倍数的拼接设计技术

●适用于更高能源光线的掩模

IMEC特别提到了碳纳米管薄膜也就是CNT薄膜。所谓EUV 薄膜是指一种用于保护掩模的部件，它非常轻薄，同时具有极高 的光线透过率，能够阻挡颗粒，拥有足够的机械强度以及能够悬 浮在大约110mm×140mm的区域上方。它的作用是保护掩模，避 免掩模在使用中由于各种情况（比如微小灰尘）导致的缺陷从而 影响晶圆生产。另外，薄膜也需要足够坚固耐用，最好能够在整个 生产周期内起到保护作用。

现在的问题是，ASML的路线图上有600W的源系统，而目 前基于金属硅化物的薄膜只能达到大约400W，因此IMEC和 ASML需要一种新的薄膜。目前最有希望的材料是CNT，它的优 势在于有98%的高透射率。但是EUV的辐射能量过高，会产生氢 等离子体并带来薄膜的蚀刻从而使其失效，因此IMEC还在谨慎 评估选用何种材料并如何稳定薄膜。

目前IMEC采用的方法是通过观察薄膜透射率来评估其被蚀 刻和损耗的速度，因为透过率会随着薄膜变薄而上升。ASML通过使用路线等离子曝光工具评估了CNT的性能，IMEC展示了这 个结果，包括3000个晶圆的CNT薄膜在曝光条件下的情况，随着 曝光时间增加，CNT薄膜在发生变化，但是总体来说其表现还是 相当不错的。

除了薄膜外，IMEC还提及光刻胶。对于光刻胶来说，高NA 的光刻机将在单次曝光20nm到24nm引入，并最终达到16nm 的单次曝光精度。现在的问题是CAR也就是化学增幅抗蚀剂在 24nm之下的性能比较差，在17nm到16nm阶段，可能要更换使用 MOR也就是金属氧化物抗蚀剂。不过目前还存在一些缺陷，比如 MOR的稳定性问题，对24nm的间距，MOR能够接受的剂量为 67mJ/mm2 ，CAR则能接受77mJ/mm2 。另外MRO的剂量越低， 其表现出来的反应性就越强，相应的稳定性就越差，这是目前使 用MOR会面临的挑战。

IMEC提到的另一个问题是，随着间距缩小，对于相同的光刻 胶而言，纵横比的增加可能会导致图案最终不成型，需要改进光 刻胶在晶圆表面的底层附着力，或者使用更薄的光刻胶层才能解 决这个问题。但是这又会导致意外的蚀刻问题，除非可以找到抗 蚀刻的下层材料。IMEC提到，通过改善晶圆表层的沉积情况，匹 配不同的光刻胶，不但能够提高附着力，还能够通过调整沉积密 度来抵抗蚀刻，堪称一举两得。

IMEC还介绍了面向高NA光刻机的干式抗蚀剂的相关内容， 主要来自IMEC的美国泛林（Lam）有关材料的说明。对于N2+ 工艺，一些典型的数据是，M2P的距离为24nm，T2T的数值为 15nm，在10埃米（A10）工艺中，M2P的距离为22nm，T2T则小于15nm。

另外，在使用0.55NA光刻机单一图 案进行逻辑金属缩放的可行性研究显示， 24nm的图案看起来是可以实现的，20nm 在水平方向也有希望，但是垂直方向可能 需要更多的操作，18nm的间距实现起来 则比较困难。

另一项值得注意的技术是DSA也就是 定向自组装（Directed Self Assembly）， 这个技术已经被证明可以用于解决EUV 线粗糙度和随机缺陷。一篇名为《使用嵌 段共聚物定向自组装的EUV光刻线空间 图案校正：粗糙度和缺陷率研究》的文章 证明了结合DSA技术和EUV技术，在使用 沉浸式光刻的情况下，具有较低的线宽粗 糙度且无错位缺陷。IMEC也给出了一些 信息用于解释DSA可以纠正缺陷，因此， DSA技术将成为未来的重点之一。

最后再来看看有关数据统计方面的内容。由于0.55 NA将带来显著小于前代所 有产品的线宽之类的数据，因此之前的一 些测量手段面临失效的问题，比如CFET 之类的结构，对其精确探测和控制变得非 常困难。IMEC认为需要使用原子力显微 镜、电子束检查以及CD SEM等手段来 完成新一代工艺的检测和数据统计工作。另外，诸如《3D时代的半导体计量学》的 一些论文则讨论了新一代半导体工艺采用 后，如何统计、计量晶体管结构的内容。比 如对于水平纳米片或者CFET工艺，横向 的凹陷以及填充物质的残留检测、多层堆 叠中的缺陷检测将变得至关重要，3D存储 器中高纵横比带来的各种孔径轮廓分析、 各种残留物检测都变得比较重要。传统的 计量、检测在这方面存在一定的问题，并 不能非常到位地完成这些测试工作，因此 还需要开发更多全新的、更具创新意义的 检测手段。

0.55 NA是关键：EUV光 刻机重要升级即将到来

从近期发展情况来看，EUV光刻机从 2019年开始迈向市场，2021~2022年被 大规模使用以来，2023~2024年应该是 个关键性的节点。随着0.55 NA的EUV光 刻机逐渐成熟并投入使用，厂商有望制造 更小、更密集、更强大和更高性能的半导 体产品。但是与之相对应的是，半导体制 造的难度走在了一条比过去更艰辛的道路 上，不光是光刻机本身，就连材料在更微 小的尺度下都呈现出几乎完全不一样的物 理特性，这些问题需要物理、化学、光学、 机械甚至其他学科的通力合作才能解决。可以看到，半导体制造的每一小步，都是人 类在科学和工程探索上的一大步，值得感 叹和铭记。