2.1 Introduction 2.1引言
在本章中，将倒装芯片定义为[1-4]，该芯片连接到基板的焊盘或具有各种互连材料（例如，Sn-Pb，Cu，Au，Ag，Ni，In和各向同性的另一个芯片）的芯片或各向异性导电粘合剂）和方法（例如，回流焊和热压键合（TCB）），只要芯片表面（有效区域或I / O侧）面向基板或另一个芯片，如图2.1所示。
flip芯片技术是IBM在1960年代初引入其固态逻辑技术的，该技术成为IBM System / 360计算机产品线的逻辑基础[5]。图2.2a显示了带有三个终端晶体管的第一个IBM Fip芯片，它们是嵌入在晶体管的三个I / O焊盘上的Sn-Pb焊料凸块中的Ni/ Au镀Cu球。Cr-Cu-Au附着/种子层沉积在Si芯片上的Al-Si接触垫和焊料凸点之间。图2.2b显示了在陶瓷基板上的第一个IBM倒装芯片组件（三个芯片）。
随着I / O的增加，铜球被焊料凸块代替。所谓的C4（受控塌陷芯片连接）技术[6]利用沉积在芯片上可湿性金属端子上的高铅焊料凸点和基板上可湿性焊料端子的匹配占地面积。焊有凸点的倒装芯片与基板对齐，并且通过回流焊锡同时制造所有焊点。
倒装芯片技术已广泛用于大型机，服务器，个人计算机，笔记本电脑，智能手机，平板电脑，游戏等的处理器，网络，电信等的专用集成电路（ASIC）和存储器 大部分的倒装芯片组件都大量销售。近年来，由于对更高功能芯片的需求以及缩小芯片面积的要求，处理器，ASIC和存储器的引脚输出数量增加，而其间距（或引脚焊盘之间的间距）却减小了。同样，由于用于移动产品（例如，智能手机和平板电脑）和便携式产品（例如，笔记本电脑）的外形尺寸较小的趋势，芯片和封装基板的厚度必须尽可能地薄。更高的引脚数，更紧密的间距，更薄的芯片以及更薄的封装基板，导致对倒装芯片组件采用TCB方法的必要性。在这项研究中，除了大批量生产外，还提到了各种TCB技术。高密度和低成本封装基板的最新进展促进了更多的倒装芯片应用。在这项研究中，将讨论有机堆积基板，具有薄膜层的有机堆积基板，无芯基板，引线凸块（BOL）和嵌入式痕量基板（ETS）。为了提高芯片芯片组件的焊接可靠性，必须进行填充，特别是对于有机封装基板。在本研究中，将讨论预组装填充物，例如无流动填充物（NUF），非导电胶（NCP）和非导电膜（NCF）。同样，组装后的填充capillary underfill (CUF) and molded underfill (MUF).
倒装芯片技术正面临来自扇出晶圆级封装（FOWLP）[13,14]的激烈竞争，这将在第4、5、6、7、8、9、10和11章中讨论。扇入式晶圆级封装（WLCSP）[15-17]将在第3章中讨论。
2.2 Wafer Bumping
有许多方法可以执行晶圆凸点（[2]中至少显示12个），最常见的方法是通过电化学沉积（ECD）或电镀[18]。模版印刷方法[19–25]也用于晶圆凸点，但此处不再赘述。
2.2.1 C4 Bumps
通常，焊盘尺寸等于100 um，目标凸点高度等于100 um。重新定义钝化开口后（通常不需要），首先在晶片的整个表面上溅射Ti或TiW（0.1-0.2 um），然后溅射0.3-0.8um的Cu。 Ti-Cu和TiW-Cu称为凸块冶金（UBM）。为了获得100 um的凸点高度，然后在Ti–Cu或TiW–Cu上覆盖40 um的抗蚀剂层，并使用焊料凸点掩模来定义（紫外线曝光）凸点图案，如步骤1–所示。图2.4中的4。抗蚀剂中的开口比钝化层中的焊盘开口宽7–10 um。然后在UBM上镀一层5um的Cu，然后电镀焊料。这是通过将静态电流或脉冲电流通过晶片作为阴极的镀浴来完成的。为了电镀足够的焊料以达到目标（100 um），将焊料电镀在抗蚀剂涂层上约15um以形成蘑菇形。然后剥离抗蚀剂，并用过氧化氢或等离子蚀刻去除Ti-Cu或TiW-Cu。然后晶片使用助焊剂过炉，会产生光滑的截断球形C4凸点焊锡。如图2.4右侧的步骤＃5–8所示，由于表面张力的作用[2.4]和2.5。
2.2.2 C2 (Cu Pillar with Solder Cap) Bumps由于引脚数更高且间距更紧密（焊盘之间的间距更小），因此可能会使相邻的焊料C4凸点短路。导线互连[26]和带有焊帽[27、28]的铜柱可以是一种解决方案。如图2.6的步骤5所示，除了电镀铜代替焊料外，制造工艺与C4凸块基本相同。接下来是电镀焊料盖，然后向焊料中倒入助焊剂（图2.7a显示了带有焊料的铜柱。图2.7b显示了非常高的铜柱，没有焊锡帽。由于与C4凸块相比焊料体积非常小，因此表面张力不足以执行Cu柱与焊料盖凸块的自对准，因此有时将其称为C2（芯片连接）凸块。除了能够处理更细的间距外，C2凸块还提供了比C4凸块更好的热和电性能。这是因为铜（400和0.0172）的热导率（W / m K）和电阻率（µΩm）优于表2.1所示的焊料（55-60和0.12-0.14）。
2.3 Flip Chip Package Substrates
2.3.1 Surface Laminar Circuit (SLC)Technology
大约25年前，日本Yasu的IBM在日本发明了SLC技术，图2.8[35-38]，该技术构成了当今非常流行的低成本有机封装基板的基础，其堆积层通过微孔垂直连接[39- 59]支持ip芯片。SLC技术有两个部分：一个是核心基板，另一个是用于信号布线的SLC。芯基板由普通的玻璃环氧板制成。但是，SLC层依次由光敏环氧树脂制成的介电层和镀铜的导体平面构成（半添加技术）。通常，具有十二层[例如，两个芯层和十个堆积层（5-2-5）]以及10μm的线宽和间隔的封装衬底足以支撑大多数芯片。
2.3.2 Integrated Thin-FilmHigh-Density Organic Package (i-THOP)2013年，Shinko建议在封装基板的堆积层之上制造薄膜层。图2.9显示了Shinko用于高性能应用的i-THOP基板[60，61]。这是4 +（2-2-3）测试车，这意味着有两层金属芯，底部（PCB）侧有三层堆积金属层，顶部有两层堆积金属层（芯片）侧），第一个数字“4”表示在顶部堆积层的表面上有四个薄膜铜布线（RDL）。薄膜Cu RDL的厚度，线宽和间距可小至2 µm。薄膜Cu RDL通过10µm的孔垂直连接，如图2.9所示。表面铜垫间距为40um，铜垫直径为25 µm，高度为10–12 µm。 i-THOP基板通过了翘曲和可靠性测试，没有观察到通孔分层[60]。2014年，Shinko展示了[61]个超细间距芯片可以成功地组装在i-THOP基板上。图2.10示意性地显示了两层薄膜的横向连通情况，这是通过两层薄膜层的2µm线宽/间距RDL来实现的，这两层薄膜层构建在1-2-2积层有机基板的顶部，即2+（1-2-2）。图2.11显示了测试芯片的40 µm节距的微型凸块（Cu柱+ Ni + SnAg）和40µm节距的倒装芯片键合焊盘（直径25 µm）。具有优化条件的倒装芯片组件横截面的典型图像如图2.11所示。可以看出，在组装的所有区域都确认了良好的焊点[61]。
2.3.3 Coreless Substrate无芯基板是富士通[62]在2006年首次提出的。图2.12显示了具有堆积层的传统有机封装基板和无芯有机封装基板的比较。可以看出，最大的区别是无芯封装基板中没有芯，无芯封装基板的所有层都是堆积层[62-84]。无芯封装基板的优点是[62-84]：（a）由于消除了芯，无芯基板的成本较低； （b）通过消除芯，可以实现更高的布线能力； （c）由于良好的高速传输特性而具有更好的电气性能； （d）外形尺寸要小得多。另一方面，缺点是[62-84]：（a）由于消除了磁芯，无芯基板的翘曲较大； （b）容易出现层压板崩裂； （c）由于基板刚性较低，导致焊点良率差；（d）必须建立新的制造基础设施。 2010年，索尼为其PlayStation3的单元处理器制造了第一个无核封装基板[74]。尽管无芯基板具有许多优点，但由于翘曲控制问题，它们并不受欢迎。影响翘曲的关键因素之一是基板材料的热膨胀不匹配系数。因此，对此因素的适当控制将有助于减少无芯基板的翘曲问题。影响翘曲的另一个因素是封装组件。因此，适当的封装组件翘曲校正控制（在真空和压力下）将有助于改善无芯基板的翘曲问题。
2.3.4 Bump-on-Lead (BOL)
BOL由STATSChipPAC[85-89]首次提出，并由高通[90]和其他公司[90-93]使用。图2.13a中显示了传统的捕获式焊盘（BOC）或简单的焊盘上（BOP）倒装芯片有机基板布局。可以看出，倒装芯片焊盘在阻焊层（SR）定义的配置中的面积为210-μm的面阵间距上，在凸点焊盘之间有一个信号逸出，导致有效的逸出间距为105μm。BOL方法如图2.13b所示。在这里，基板上的焊盘只是走线（引线）本身，或者走线的略宽版本，这会释放足够的布线空间，以允许在凸块之间布线额外的走线，从而导致有效的逃逸间距为 7 µm，无需更改基板的设计规则（迹线宽度和间距）。改进的BOL结构如图2.13c所示。可以被看见凸点焊盘没有任何阻焊层，即开孔SR [90]。参考文献中使用的测试车，BOL上的Cu柱。 [90]在图2.13d和e中示出。可以看出，凸点间距在180 µm到凸点间距20 µm之间的两条走线可以轻松布线。图2.14的上部显示了垂直于BOL和纵向BOL的典型横截面。图2.14中部显示了一个3D幻灯片有限元模型，其中显示了BOL，BOC（或BOP）和焊点。BOL焊点的蠕变应变轮廓显示在图2.14的下部[93]，它太小而在大多数情况下都不会引起焊点可靠性问题。
2.3.5 Embedded Trace Substrate (ETS)ETS是具有细线宽/间距的无芯基板之一，将顶部金属走线图案嵌入到半固化片层中[94-98]。ETS的处理流程如图2.15a所示。它从带有可移动铜箔的载板开始。其次是使用典型的电解铜电镀方法形成第一层铜图案。然后，将预浸料层压在铜图案上。随后进行激光通孔钻孔，化学镀铜，干膜层压，曝光和显影，第二层铜图案电镀，剥离和微蚀刻。一旦所有的铜图案层均已完成，将移除载板。由于铜箔连接到第一个铜图案，因此在SR涂层之前必须进行微蚀刻。 SR开封过程之后，可通过金属表面处理（例如有机可焊性防腐剂（OSPs））完成。图2.15b显示了SPIL[97]在ETS组件上的Cu柱倒装芯片的横截面。目前使用的ETS的大多数线宽/间距为15/15 µm。但是，Simmtech正在生产13/13 µm的线宽/间距[98]。
2.4 Flip Chip Assembly基本上，有两组倒装芯片组件：一组在焊盘/走线之间有一个中间层，另一组则没有，即一无所有。带有中间层的倒装芯片组件，例如用于大批量生产的焊料和由TCB制成的带有焊料盖的Cu柱，被称为间接键合，这是本章的重点。因此，在芯片/晶圆上的键合焊盘/迹线之间没有任何东西的Cu-Cu扩散键合称为直接键合。
2.4.1 Cu-to-Cu TCB Direct Bonding
2.4.2 C4 Solder Mass Reflow
焊料回流已用于倒装芯片组装近50年了。大多数的焊料C4凸块都大量回流在硅，陶瓷或有机基板上。组装过程非常简单，图2.16a：（i）使用lookup和lookupcamera来识别芯片上凸块和基板上焊盘的位置； （ii）在C4凸块或衬底上，或在两者上都使用助焊剂； （iii）拾取C4凸块并将其放置在基板上，然后随温度H回流。由于回流期间C4焊料凸块的表面张力，该过程非常坚固（自对准）。图2.17显示了iPhone6 Plus（2015年9月）的横截面。可以看出，A9应用处理器以PoP格式安装，并且将焊有凸点的倒装芯片大量倒装在2-2-2有机封装基板上。通常，C4凸块芯片的焊料质量流中的凸块之间的间距可以小到50 um。
2.4.3 C2 Solder Mass Reflow
2.4.4 C2 TCB
2.4.4.1 C2 TCB with Low Bonding Force
2.4.4.2 C2 TCB with High Bonding Force
2.5 Underfill/Reliability
填充[110-124]的应用可以提高倒装芯片焊点的可靠性，尤其是在有机基材上。大多数底料由低膨胀度的填料（例如熔融石英（SiO2））和液体预聚物（例如热固性树脂（粘合剂））组成，它们可以固化为固体复合材料。
1987年，Hitachi表明，随着填充时间的延长，陶瓷基板上的倒装芯片焊点的热疲劳寿命增加了[125]。1992年，Yasu的IBM提出将低成本有机基板代替高成本陶瓷基板用于倒装芯片组装[35-38]。他们表明，填充不足后，硅芯片（2.5 10-6 /°C）和有机基板（15-18 10-6 /°C）之间的大热膨胀失配得到了大大降低，并且焊点可靠 适用于大多数应用。这为当今非常流行的低成本有机基板封装上的焊料凸点ip芯片打开了大门，这些封装用于例如个人计算机，笔记本电脑，智能手机，平板电脑等的处理器中。基本上，有两种不同的应用程序 下填充，即预组装下填充和后组装下填充。
2.6 Post-assembly Underfill
对于组装后填充，填充是在倒装芯片组装之后进行的，即倒装芯片已经在基板上并且焊点已经大量回流（使用C2或C4凸点）或使用C2的低力TCB 颠簸。
2.6.1 Capillary Underfill (CUF)
2.6.2 Molded Underfill (MUF)
2.6.3 Printed Underfill
2.6.3.1 A New Stencil Design
2.6.3.2 Test Chip
2.6.3.3 Test Substrates
在本研究中，fipchi组件的测试基板分别是有机硅片Siwafer，并分别在图5和6中显示。2.24和2.25。可以看出，对于有机面板基板（图2.24），尺寸为240毫米63毫米0.32毫米。共有36个单元，每个单元的尺寸为15.4毫米15.4毫米0.32毫米。每个芯片上都有焊盘和走线。 OSP的直径Cupadis80 µm and isona320µmpitch。走线（引线）宽度为25 µm，并且会凸出引线（BOL）。图2.25显示了200 mm的硅晶圆衬底。切屑部位的尺寸为5 mm 5 mm 760 µm。有961个Cu焊盘，每个芯片位置的间距为160 µm。焊盘直径为60 µm。由于晶圆上芯片位置之间的街道（切缝）宽度太窄（<160 µm），不足以放置底料，因此将使用其他所有芯片位置。
2.6.3.4 Flip Chip Assemblies
2.6.3.5 Stencil Designs
2.6.3.6 Test Matrix
测试矩阵如表2.2所示。可以看出，（1）有两种不同的基板（有机面板和硅晶片）； （2）对于每种基材，有两种不同的填充材料（＃1和＃2）； （3）对于每个底注，都有两个不同的印刷编号（1次和10次）； （4）每次都有两个不同的温度环境（RT和45°C）。2.6.3.7 Baking Substrates
2.6.3.8 Printing Process
2.6.3.9 Capillary Action and Curing
2.6.3.10 Effects of Underfill Viscosity, Thermal Enhancement, and Multiple Prints
实验样品通过C型SAM，X射线，截面，剪切试验和SEM方法进行表征。实验结果示于表2.3。可以看出，对多个印刷品没有显着影响。对于填充＃1和＃2（带有和不带有热增强）的填充，只有三个具有空隙的芯片，而其他所有芯片都是无空隙的。图2.30显示了具有空隙的倒装芯片组件，这是由于清洗过程中残留的助焊剂造成的。典型的C模式SAM图像如图2.31所示。图2.31（顶部）显示了填充材料为1的硅基板组件上的倒装芯片，而图2.31（底部）在材料2的有机基材上显示出倒装芯片。这些组件中没有任何空隙。热增强对模板印刷填充的影响如图2.32所示。可以看出，对于＃1和＃2底版材料，（1）在45°C的模板印刷底漆后几乎没有底漆残留；（2）在RT的模板印刷底漆后有很多底漆残留（ 无热增强）。
2.6.3.11 Cross Sections
2.6.3.12 Underfill Filler Density
2.6.3.13 Shearing Test
2.7 Preassembly Underfill对于预装底部填充，底部填充的应用是在基板或晶圆上，并且在倒装芯片组装之前。 G4 [137]首次提出了带有底漆的C4凸块的回流焊，被称为NUF。如图2.16c所示，Amkor[138]首先研究了在基板上填充非导电性胶（TC-NCP）的C2凸点的高结合力TCB [138]，已将其用于为三星的Galaxy智能手机组装高通公司的SNAPDRAGON应用处理器。在图2.37中 NUF和NCP底料可以旋转，用针头分配或真空辅助。通过从玻璃上芯片技术中学习，研究了C2凸点在晶圆上具有非导电膜（NCF）填充的高结合力TCB。例如，三洋[139]，日立[140、141]，东北[142、143]，陶氏[144]，海力士[145]，KAIST/三星[146、147]，Amkor / Qualcomm [148]和东丽[ 149–151]用于2.5D / 3DIC集成[7–10]。图2.38显示了NCF在带有焊料帽凸点晶片的Cu柱上的层压。
三星已经在其基于TSV的双数据速率4型动态随机存取存储器（DRAM）上生产了用于C2芯片和NCF的高键合力TCB（从叠层晶圆切割后）以进行3D IC集成，图2.38，并由Hynix在AMD图形处理器单元（GPU）代码名为Fiji的高带宽内存（HBM）上进行。这个3D立方体由高强度TCB的C2芯片和NCF一次堆叠在一起，每个芯片需要* 10 s的时间填充胶膜，焊料熔化，胶膜固化和焊料 巩固。吞吐量是个问题！为了解决这个问题，Toray [150，151]提出了一种集体粘合方法，如图2.39所示。可以看出，带有NCF的C2芯片是在温度= 80°C的阶段上预粘结的（粘结力= 30 N，温度= 150°C，时间<1 s）。对于后期粘合（第一步（3 s）：粘合力= 50 N，温度=220–260°C，第二步（7 s）：粘合力= 70 N，温度= 280°C），初期温度= 80°C。 ，而不是使用传统方法将40个sinstack堆叠到四个芯片上，而采用集体方法仅需不到14 s。所提出的集体结合方法的横截面的一些图像如图2.39所示。通过优化条件可以实现合理的良好连接。通常，具有高键合力的NCP或NCF（通过TCB）在C2芯片上的支柱之间的间距可以小到10 µm。2.8 Cu–Cu Direct Hybrid Bonding
2.9 Flip Chip Technology VersusFOWLP倒装芯片技术正面临激烈的竞争。它的某些市场份额将被扇出晶圆/面板级封装（FOW / PLP或简称FOWLP）技术所取代[13，14，154]。图2.41显示了PoP横截面的示意图和SEM（扫描电子显微镜）图像，其中包含生产型智能手机的应用处理器（AP）和移动动态随机存取存储器（DRAM）。该PoP是使用InFO（集成扇出）WLP技术制造的[154]。从底部封装可以看出，已经消除了晶片隆起，助焊剂，倒装芯片组装，清洁，底料分配和固化以及堆积的封装基板（图2.17中所示的AP），并已由底部封装代替。EMC和RDL（用于AP，如图2.41所示）。这样可以降低成本，提高性能并降低性能包。这非常重要，因为开发这些软件包的智能手机公司（苹果公司）和组件公司（TSMC）是“羊的领导者”。一旦他们使用它，那么其他许多人就会跟随。而且，这意味着FOWLP不仅适用于封装基带，RF（射频）开关/收发器，PMIC（电源管理集成电路），音频编解码器，MCU（微控制单元），RF雷达，连接性IC等，也可用于封装高性能和大型（> 120 mm2）SoC，例如AP。
2.10 Summary and Recommendations在这项研究中，已经对晶圆倒装，封装基板，组装以及用于倒装芯片技术的填充进行了研究。一些重要的结果和建议如下：•倒装芯片技术来自很长一段时间：从三焊球的ipip芯片到10,000焊球的ipip芯片，到2020年可能达到50,000焊球的ipip芯片。那时，倒装芯片的间距可以小到30 µm，如图2.42所示[155，156]。 •倒装芯片技术正面临激烈的竞争，其某些市场份额将被FOWLP技术夺走。 •C2凸块具有更好的热性能和电性能，并且可以比C4凸块下降到更细的间距（焊盘之间的间距更小）。但是，应针对相对性能特性（例如电迁移寿命，热疲劳寿命，信号速度，芯片结温等）进行更多的研究和开发工作。•C2凸块的自对准特性（倒装芯片技术最独特的功能之一）远不及C4凸块。因此，质量流通常应用于C4凸块。 •带有C2凸块的芯片通常由TCB用强力组装，而有时用力较小。 •TCB的优点是引脚数更多，引脚间距更细，芯片更薄，密度更高，封装基板更薄以及控制翘曲和芯片倾斜。 TCB的缺点之一是吞吐量（与质量流量相比）。 •具有十个堆积层（5-2-5）且线宽和间隔为10 µm的封装衬底足以支撑大多数lip芯片。 •应针对便携式，移动，可穿戴和物联网应用，对创新的低成本ETS和无芯基板进行更多的研究和开发工作。为了有效地利用BOL技术来增加布线密度，从而降低成本并减小有机封装基板的尺寸，应该做更多的研究和开发工作。 •对于铜对铜直接扩散键合，焊盘之间的间距为5 µm或更小。 •对于带有CUF或MUF的C4凸块芯片的大批量生产，凸块之间的间距低至50 µm。 •对于带有CUF或MUF的C2隆起芯片的大流量，Cu柱之间的间距低至25 µm。 •对于带有CUF或MUF的带有C2凸起芯片的力较小的TCB，Cu柱之间的间距低至8 µm。 •对于带有NCP或NCF填充的带有C2凸块的力较大的TCB，Cu柱之间的间距低至10 µm。 •对于组装后填充方法，通常将CUF或MUF应用于具有大流量的倒装芯片组件和采用低结合力方法的TCB。 •对于预填充底部填充方法，通常在倒装芯片组装之前应用NUF，NCP或NCF。 NUF具有大流量，NCP或NCF具有高强度TCB。通常，将NUF和NCP施加在基板上，然后将NCF层压到C2凸块晶圆上，然后切成单个芯片。 •Toray的集体TBC具有高潜力的方法可能是潜在的高通量工艺，用于堆叠带有层压NCF的C2芯片。 •现在，索尼已经将其带有铜-铜混合键合的BI-CIS应用于HVM中，为了进一步提高3D IC集成的吞吐量，应该对使用铜-铜混合键合的DRAM晶圆堆叠进行更多的研究和开发。
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