写在前面
模块复用是逻辑设计人员必须掌握的一个基本功，通过将成熟模块打包成IP核，可实现重复利用，避免重复造轮子，大幅提高我们的开发效率。 接下来将之前设计的串口接收模块和串口发送模块打包成IP核，再分别调用这两个IP核，构成串口接收--发送循回，依次验证IP核打包及调用是否成功。需要的工具： Vivado版本：Vivado 2019.2打包
1、首先打开发送模块的VIVADO工程，确保其编译无误（最好进行仿真验证、上板验证保证其功能正确性），如下：
2、点击Tools-----create and package new ip
3、点击Next
4、选择选项1，点击Next，各选项含义：
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1---将当前工程打包为IP核
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2----将当前工程的模块设计打包为IP核
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3----将一个特定的文件夹目录打包为IP核
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4----创建一个带AXI接口的IP核
5、选择IP存放路径，建议专门建一个文件夹来管理所有建立的IP核，然后点击Next
6、点击OK，然后点击NEXT，会自动创建一个新工程，用来生成IP核
7、新生成的IP核打包工程如下：
点击BPS----edit parameter，对参数进行配置（该参数为串口模块的波特率）
将格式Format改为long类型，再勾上Specify Range，Type改成List of values，再添加3个参数（仅作示范）--4800、9600、115200。再将默认值Default value改为9600。这样就将该参数配置成了可选参数，默认9600，可选值：4800、9600、115200。
再使用同样的方法将参数CLK_FRE（模块时钟频率）改为long类型，默认50000000.
Ports and Interfaces：这里展示了IP的接口，可根据需求添加、删除接口或者总线。
这个警告是因为IP核打包器在设计中推断出了时钟端口或是复位端口。例如：如果信号名称包含以下任何一种：[ ]clk，[ ]clkin， [ ]clock[ ]， [ ]aclk 或 [ ]aclkin，那么IP打包器就会为将其判断成为时钟接口。
被自动判断出的接口，IP打包器会倾向于认为你使用AXI接口来处理这个信号，因为IP打包器工具主要是针对于AXI接口。所以如果你的IP中并不使用AXI总线，这两条警告可以直接忽略，在实际的IP中不会有任何的影响。
Addressing and Memory：地址分配和储存映射。本设计用不到，直接跳过，感兴趣的可以看XILINX的手册UG1118。
Customization GUI：参数设置的GUI界面。可以对以后配置IP核的界面做一个修改。可以看到，红框内的参数都是我设置好的默认值。
Review and Package：IP核总览及生成界面。点击Package IP完成IP打包
IP核成功打包，如下：
打包串口接收模块uart_rx
使用同样的方法把串口接收模块也打包成IP。
调用
接下来分别调用这两个IP核，构成串口接收--发送循回，依次验证IP核打包及调用是否成功。
首先新建一个工程，点击Settings----IP----Repository， 添加IP核所在路径：
点击 create block design，新建一个BD模块，建议名称与项目名称一致。
这里我们的 Block Design 就设计完成了，在 Diagram 窗口空白处右击，然后选择“Validate Design” 验证设计。验证完成后弹出对话框提示“Validation Successful”表明设计无误，点击“OK”确认。最后按 快捷键“Ctrl+S”保存设计。
接下来在 Source 窗口中右键点击 Block Design 设计文件“system.bd”，然后依次执行“Generate Output Products”和“Create HDL Wrapper”。
然后添加管脚约束，生成bit流文件。
返回设计阶段，点击IP核框图，将波特率改为115200，如下：
IP打包彻底完成。
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