FPGA和CPLD-可编程逻辑器件-第165页-面包板社区

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coyoo 2013-12-1 19:05: 【博客大赛】模块化SGDMA调度核; 由于字数限制，配图请查看：http://bbs.ednchina.com/BLOG_ARTICLE_3016359.HTM 模块化 SGDMA 调度核概述模块化SGDMA的调度核负责缓存描 ...; 2588 14 0 14

altera 博客大赛 pcie sgdma

coyoo 2013-12-1 19:05: 【博客大赛】模块化SGDMA调度核（配图）; 图片超出范围：图1：调度核结构框图图2：模块化SGDMA架构中存储器映射到数据流配置图3：模 ...; 1734 18 1 19

altera 博客大赛 pcie sgdma

coyoo 2013-12-1 19:04: 这本书有中文翻译版吗？; 高级FPGA设计：结构、实现和优化即：Advanced FPGA Design Architecture， Implementation，and Optimization 如果没有，有打算花点时间翻译 ...; 1710 19 4 23

fpga 高级设计

coyoo 2013-12-1 19:04: 【博客大赛】FPGA高级设计：结构、实现和优化（部分第一章）; 内部参考版本第一章提高代码技巧实现速度优化如果代码风格非常随意，那么使用再怎么高级复杂的优化工具有时 ...; 1874 22 2 24

fpga 博客大赛优化

用户442058 2013-11-30 16:52: 如何在Modelsim中添加Xilinx的仿真库; 转载至宁负如来不负卿 http://l.zhang.sd.blog.163.com/blog/static/11891153120095247582221/ 在使用Modelsim进行前仿时，出现： ** Error: ...; 1876 19 0 19

modelsim ise

用户1725456 2013-11-30 08:58: 评论：@脚踏实地，仰望星空！！！博客中提到的“赠书活动之一征集寄语啦！期待你的加入！”; 那些年，我们一起熬夜；那些年，我们一起做电赛；那些年，我们一起看着自己做的机器人夺冠；那些年，我们一起做着一个电子工程师的梦。而今，终于成真，有梦想， ...; 862 8 0 8

用户1668914 2013-11-29 21:52: SystemVerilog验证方法--学习心得; 在单位做FPGA开发已经有半年了，半年里学到了很多东西。由于原来有C++软件开发的经验，最近师傅给了自己一个新的任务，学习SystemVerilog在验证方面 ...; 998 17 0 17

fpga systemverilog 逻辑验证

用户1637485 2013-11-29 11:13: 评论：@tyj0423's Blog 博客中提到的“VIRTEX5上使用MIG调试DDR2记录”; 学习学习; 855 7 0 7

用户514241 2013-11-29 08:35: 草稿; 草稿; 793 7 0 7

草稿

用户514241 2013-11-29 08:35: 草稿; 草稿; 762 5 0 5

草稿

1053683568_507245520 2013-11-28 19:56: 【博客大赛】关于signal tapⅡ中如何在一个窗口中显示整个周期的波形数据的分析; 对于初学者来说，signal tap的使用方法网上已有许多介绍这里就不再具体细述具体可参考：网上《使用 SignalTap II 逻辑分析仪调试FPGA 》。这 ...; 8166 22 1 23

博客大赛 signal tap 显示完整的周期波形

用户1724539 2013-11-28 17:00: 评论：@脚踏实地，仰望星空！！！博客中提到的“那些年，我们拿下了FPGA（上）第1章-可编程器件的历史（1）”; 正在学习; 1007 19 0 19

用户1724539 2013-11-28 16:53: 高速数据采集系统中精确时标的CPLD实现方法; 　　0 引言　　基于GPS的双端行波故障定位系统是利用行波的第一个波头到达线路两端的时间差来计算故障点的位置，由于行波的传播速度非常快(约为光速的98 ...; 1109 12 0 12

GPS CPLD ADuC812 时间标签

用户1724539 2013-11-28 16:52: 高性价比认证方案有效保护基于SRAM的FPGA设计IP; 在过去20年中，FPGA (现场可编程门阵列)已经从原型开发工具演变为消费和工业应用的灵活解决方案。随着FPGA逻辑复杂性从几千个逻辑门升至数百万个逻辑门，器件可 ...; 1099 12 0 12

FPGA设计，IP，Xilinx

用户1724539 2013-11-28 16:50: FPGA全局时钟的使用; 在 Xilinx 系列 FPGA 产品中，全局时钟网络是一种全局布线资源，它可以保证时钟信号到达各个目标逻辑单元的时延基本相同。其时钟分配树结构如图1所示。针对不 ...; 1178 15 0 15

FPGA，全局时钟，Xilinx

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