FPGA和CPLD-可编程逻辑器件-第165页-面包板社区

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用户443437 2013-11-24 21:38: 同步时序电路的延时; 同步时序电路的延时：同步时序设计中电路延时最常用的设计方法是用分频或倍频的时钟或者同步计数器完成所需延时。换句话来说，同步时序电路的延时被当做 ...; 1608 14 0 14

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用户443437 2013-11-24 20:41: 逻辑分析仪; 逻辑分析仪逻辑分析仪是利用时钟从测试设备上采集和显示数字信号的仪器，最主要作用在于时序判定。由于逻辑分析仪不像 ...; 887 8 1 9

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用户1650420 2013-11-23 13:36: 评论：@在路上博客中提到的“串口RS232通信程序（Verilog）”; verilog; 624 6 1 7

用户443437 2013-11-22 10:48: 异步电路与同步电路的异同; 一.异步电路 1.电路的核心逻辑用组合电路实现，比如异步的FIFO/RAM读写信号，地址译码等电路。 2.电路的主要信号，输出信号等并不依赖于任何一个时钟 ...; 735 7 0 7

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用户443437 2013-11-19 22:13: FPGA的硬件设计思想; 学习FPGA，一定要有硬件设计思想。在软件编程的时候，比如1秒钟能实现5次乘法运算，那系统要求1秒钟实现50次乘法运算怎么办，我们会尽可能的优化代码，让代 ...; 1029 11 0 11

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用户443437 2013-11-19 22:08: FPGA编程的真正含义; 由真值表和D触发器构成。改变真值表的值就改变了逻辑功能，再通过和D触发器组合来实现任何时序逻辑。实际上就是去修改这些真值表和连接关系，使他们组成一 ...; 901 12 0 12

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用户1718712 2013-11-19 16:46: 评论：@LIU_XF 博客中提到的“关于 modelsim仿真时出现No objects found ...”; 以前就遇到过这个问题，不记得怎么解决的啦。赞博主; 747 4 0 4

用户445193 2013-11-19 10:57: 亚稳态; 亚稳态：是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输 ...; 1108 14 0 14

电路时钟系统触发

用户445193 2013-11-19 10:55: FPGA的“可编程”使你迷惑吗？; 任何一个硬件工程师对FPGA都不会陌生，就好比C语言对于软件工程师来说是必修课程一样，只要是电子相关专业的学生，都要学习可编程逻辑这门课程。FPGA的英文 ...; 2239 19 5 24

fpga 设计电路编程工程师

用户445193 2013-11-19 10:53: FPGA的“可编程”使你迷惑吗？; 任何一个硬件工程师对FPGA都不会陌生，就好比C语言对于软件工程师来说是必修课程一样，只要是电子相关专业的学生，都 ...; 896 16 0 16

fpga 设计电路编程工程师

用户1701511 2013-11-18 22:03: 评论：@wind330's Blog 博客中提到的“【转】FPGA的“可编程”使你迷惑吗？”; LIHAI; 902 14 0 14

用户442058 2013-11-18 19:25: modelsim仿真ISE工程时出现# ** Error: (vlog-19) Failed to access library 'rtl_work' at "; 转载自 FPGA乐园 http://blog.sina.com.cn/s/blog_6e394a3d0101722o.html 通常情况下一台电脑上即装有ISE，又装有quartus ii且二者的仿真 ...; 3062 16 0 16

quartus modelsim 仿真 ise

用户610010 2013-11-18 11:17: fir91.v滤波器 Can't find design entity; Can't find design entity "fir91"问题在打开工程时找不到fir91.v源文件版本号：Quartus v13.0 寻找很久终于发现是因为前边注释太多 ...; 4996 4 0 4

finddesignentity

wangqiaoyu_888_963244381 2013-11-17 20:37: 【博客大赛】CRC16 verilog产生程序; 生成CRC码的基本原理：任意一个由二进制位串组成的代码都可以和一个系数仅为‘0’和‘1’取值的多项式一一对应。例如： ...; 3483 32 0 32

verilog 博客大赛 crc16

用户610010 2013-11-17 17:32: Modelsim_Altera_SE编译出错; # Reading D:/altera/13.0/modelsim_ase/tcl/vsim/pref.tcl # ERROR: No extended dataflow license exists # do ceshi_run_msim_rtl_verilog.do ...; 6817 2 6 8

生成仿真波形 modelsim_altera_se

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