FPGA和CPLD-可编程逻辑器件-第164页-面包板社区

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用户1724539 2013-11-28 17:00: 评论：@脚踏实地，仰望星空！！！博客中提到的“那些年，我们拿下了FPGA（上）第1章-可编程器件的历史（1）”; 正在学习; 975 18 0 18

用户1724539 2013-11-28 16:53: 高速数据采集系统中精确时标的CPLD实现方法; 　　0 引言　　基于GPS的双端行波故障定位系统是利用行波的第一个波头到达线路两端的时间差来计算故障点的位置，由于行波的传播速度非常快(约为光速的98 ...; 1064 11 0 11

GPS CPLD ADuC812 时间标签

用户1724539 2013-11-28 16:52: 高性价比认证方案有效保护基于SRAM的FPGA设计IP; 在过去20年中，FPGA (现场可编程门阵列)已经从原型开发工具演变为消费和工业应用的灵活解决方案。随着FPGA逻辑复杂性从几千个逻辑门升至数百万个逻辑门，器件可 ...; 1060 11 0 11

FPGA设计，IP，Xilinx

用户1724539 2013-11-28 16:50: FPGA全局时钟的使用; 在 Xilinx 系列 FPGA 产品中，全局时钟网络是一种全局布线资源，它可以保证时钟信号到达各个目标逻辑单元的时延基本相同。其时钟分配树结构如图1所示。针对不 ...; 1123 14 0 14

FPGA，全局时钟，Xilinx

用户443437 2013-11-27 22:44: 防止产生非目的性latch; 措施如下： 1.使用完备的If...else语句。例如：reg data_out; always @ (cond_1,data_in) begin ...; 761 11 0 11

fpga

用户443437 2013-11-27 19:25: 图像处理器SH7766; SH7766 SoC在与瑞萨前一代图像识别SoC——SH77650保持兼容性的同时，还提供更高的性能，强化了视点功能，并提升了图像识别引擎的性能。特别是强化了视 ...; 1399 9 0 9

fpga

用户436273 2013-11-27 16:14: IC_design基本概念; 前端设计（也称逻辑设计）和后端设计（也称物理设计）并没有统一严格的界限，涉及到与工艺有关的设计就是后端设计。 1. 规格制定芯片规格，也就像功 ...; 1102 16 0 16

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用户36690 2013-11-27 12:42: ISE13.3及EDK使用外部文本编辑器问题; 1、ISE13.3的文本编辑器（Text Editor）可使用自带的“ISE Text Edit”或外部第三方文本编辑器，在“Edit|Preference|ISE General|Editors”中设置， ...; 2718 20 0 20

edk xps ise 文本编辑器

用户427466 2013-11-27 09:45: 要赠书了，大家来给点建议; 千呼万唤始出来，赠书活动终于要吹响号角了！我想大声告诉你，我一直非常需要你，如果你对我们的活动有好的建议 ...; 3149 17 78 95

fpga altera verilog xilinx

用户427466 2013-11-26 08:29: 《那些年，我们拿下了FPGA》终于出炉了; 在大家的鼓励和支持下，《那些年，我们拿下了FPGA》终于出炉了，其间断断续续、走走停停，但总算是没有放弃，最终还是长成亭亭玉立的大姑 ...; 4002 15 12 27

fpga altera verilog xilinx

用户442058 2013-11-25 16:39: FPGA型号的意义; Altera FPGA 以Stratix IV系列的「EP4SGX230KF40C2」为例。 EP4S：Stratix IV系列。 GX：Stratix IV ...; 1132 13 0 13

fpga

用户425266 2013-11-25 14:44: FPGA全局时钟的使用; 在 Xilinx 系列 FPGA 产品中，全局时钟网络是一种全局布线资源，它可以保证时钟信号到达各个目标逻辑单元的时延基本相同。其时钟分配树结构如图1所示。针对不 ...; 2542 10 0 10

FPGA，全局时钟，Xilinx

用户427466 2013-11-25 08:30: Those days，Never fade ——“那些年，我们拿下了FPGA”温情回归; 好久没写博文了，北京的节奏还真是快，都是处于一个忙的状态，忙着学习、忙着生活、忙着总结，只是偶尔来这里看看，和大家交流些疑问，每 ...; 2023 14 9 23

fpga altera verilog xilinx

用户440448 2013-11-25 01:02: 【博客大赛】 2.1 Latches--锁存器和 FlipFlops--触发器 part1２; 让我们来看D Latch怎么解决问题的。写成块图就是。那么进行分析吧。注意这里有个CLK就是clock--时钟，当然就是随时间变化的0和1的输入啦。还记得 ...; 1299 20 4 24

问题分析时钟博客大赛触发 a

用户440448 2013-11-25 01:02: 【博客大赛】 2.2 4bit寄存器与商业级触发器; 上一节的答案分别是22和46，做出来了么。这一小节如果仔细阅读过上一小部分，大家一看标题心里就差不多有感觉了。４位输入和４位输出：时钟CLK是并联 ...; 1232 23 0 23

博客大赛 iantum2锁存器

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