Verilog

方法1. Synthesis_Options中的-keep hierarchy设置为YES或soft,zhe

在ISE中的综合（XST）选项上右键选择process properties,弹出的对话框里面Synthesis_Options中的-keep hierarchy是设置综合后层次结构的。设置为YES后，用CHIPSCOPE调试时看到的层次结构跟你的设计是一样的，找信号很方便。

缺点在于，xilinx 的工具就不能在设计层次间进行设计优化了。

所以，建议你设成 “soft”，意思就是综合后保持层次结构，但是P&R的时候可以打破层次结构进行优化。

方法2. 这种方法简单，但是偶尔寄存器也可能被优化掉

Place the Verilog constraint immediately before the module or instantiation . Specify the Verilog constraint as follows:

(* KEEP = “{TRUE|FALSE |SOFT}” *)

例如：(*KEEP = "TRUE"*) reg [15:0]  cnt1;//就可以防止cnt1被优化

如果还是被优化掉就把这个寄存器打两拍，并把其中的每个寄存器都加上(*KEEP = "TRUE"*)即可，这种一般情况下都没问题

方法3. 把要查看的信号引出到模块的输出端，一般不会被优化掉

方法4. 在vivado中编程使用verilog语言时使用来防止信号被优化掉，ISE中没试过不知道行不行

使用DONT_TOUCH属性，其取值为true/flase或者yes/no, 在信号前面的使用(* DONT_TOUCH= “TRUE” *)或者(* DONT_TOUCH= “YES” *)，该属性可以放在信号，模块，实例化时，可以防止信号在综合，以及布局布线的时候被优化掉。

例：(* DONT_TOUCH= “TRUE” *)wire a;

VHDL

方法1

attribute keep : string;--首先定义keep为string类型，不加这句会报错

attribute keep of signal_name: signal is “true”;

方法2

attribute mark_debug: string;--首先定义mark_debug为string类型，不加这句会报错

attribute mark_debug of signal_name : signal is "true"