基础知识

1  模块(Module)

Verilog中的module可以看成一个具有输入输出端口的黑盒子，该黑盒子有输入和输出接口(信号)，通过把输入在盒子中执行某些操作来实现某项功能。(类似于C语言中的函数)

图1  模块示意图

1.1 模块描述

图1 所示的顶层模块(top_module)结构用Verilog语言可描述为：