FPGA和CPLD-可编程逻辑器件-第170页-面包板社区

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用户442508 2013-10-18 09:56: [博客大赛]Verilog-FPGA硬件电路设计之二——if语句和case语句的区别; Verilog-FPGA 硬件电路设计之二 ——if 语句和 case 语句的区别一个 if 语句中嵌套了 case 语句的例子，可以很好的看出 if 语句和 case 语句 ...; 9545 27 0 27

fpga 博客大赛 if case

用户442508 2013-10-18 09:56: [博客大赛]Verilog-FPGA硬件电路设计之三——关于迟滞信号; Verilog-FPGA 硬件电路设计之三——关于迟滞信号在条件选择语句中，由于信号的处理存在时间上的差异，从前级传递到下级的数据就存在到达时间 ...; 4395 26 2 28

fpga 博客大赛迟滞信号处理

用户442508 2013-10-18 09:56: [博客大赛]Verilog-FPGA硬件电路设计四——最大公约数功能仿真和时序仿真区别; 综合软件 :QuartusII 12.1 仿真软件 :Modelsim-Altera 1 、输出 done 无寄存器 , 直接从组合逻辑电路输出 1.1 功能仿真 ...; 4126 28 0 28

fpga 仿真博客大赛最大公约数

用户442508 2013-10-18 09:55: Verilog-FPGA硬件电路设计之五——脉动矩阵计算FIR; 脉动阵列（ Systolic Array ）计算有限冲激响应（ FIR ）综合软件 :QuartusII 12.1 仿真软件 :Modelsim-Altera FIR ：有限脉冲响 ...; 7224 26 0 26

fpga verilog fir 脉动矩阵

用户442508 2013-10-18 09:55: Verilog FPGA硬件电路设计之六——脉动矩阵计算矩阵乘法; 脉动阵列（ Systolic Array ）计算矩阵乘法（ Array Multiplication ）下一个目标是实现流水线输出，提升硬件资源的利用率。脉动 ...; 20670 34 2 36

fpga verilog 数据路径脉动矩阵矩阵乘法运算单元控制单元路径切换

用户442508 2013-10-18 09:54: Verilog-FPGA硬件电路设计之七——矩阵乘法流水线结构; 二维流水线结构矩阵乘法（ Array Multiplication ）上一篇文中建立了矩阵乘法运算的数据路径，从仿真结构中可以看出整个计算方案的可行性， ...; 16856 30 0 16

fpga 矩阵乘法流水线

用户442508 2013-10-18 09:54: [博客大赛]Verilog-FPGA硬件电路设计之一——if语句优先级; Verilog-FPGA 硬件电路设计之一 ——if 语句优先级综合软件： Quartus II 一、有优先级的 if 语句 if..else if.. else if ...; 6812 19 1 20

fpga 博客大赛 if语句

用户442508 2013-10-18 09:53: 基于FPGA的数字滤波设计—系统需求; 数字滤波设计 — 系统需求 1 、系统需求 1.1 系统架构三片 ADS8320 控制 72 路 AD 通道，每片 AD 器件通过 ...; 1847 14 2 16

fpga fir 数字滤波 iir

用户442508 2013-10-18 09:53: 基于FPGA的数字滤波设计—理论知识1; 基于 FPGA 的数字滤波设计—理论知识 2.1 数字滤波基础 2.1.1 数字滤波理论数字滤波最明显的优势是 ...; 1293 13 0 13

fpga fir 数字滤波 iir

用户442508 2013-10-18 09:52: 基于FPGA的数字滤波设计—理论知识2; 基于 FPGA 的数字滤波设计—理论知识 2 2.1.3 IIR 理论和 FIR 滤波器相比， IIR 滤波器有对应的传 ...; 1426 22 0 22

fpga fir 数字滤波 iir

用户442508 2013-10-18 09:52: 基于FPGA的数字滤波设计—理论知识3滤波器的选择; 2.1.4 滤波器的选择前面已经介绍了 IIR 和 FIR 数字滤波器的基本理论，选择哪一种滤波器取决于每种类型滤波器的优点在设计中的重要性 ...; 1459 17 0 17

fpga fir iir

用户442508 2013-10-18 09:51: 3基于FPGA的数字滤波设计—理论知识4多采样率处理技术; 2.2 多采样率处理（信号的抽取与插值）本设计中，从 1K 的采样序列中，输出 512 、 256 、 128 采样序列时，需要做抽取操作。信 ...; 1792 19 0 19

fpga 数字处理多采样率处理

用户442508 2013-10-18 09:51: 基于FPGA的数字滤波设计—FIR设计1; 基于 FPGA 的数字滤波设计— FIR 设计 1 3.1 FIR 阶数和系数的确定按照 1.3 节给出的滤波器指 ...; 3069 20 1 21

fpga fir

用户442508 2013-10-18 09:51: 基于FPGA的数字滤波设计—FIR设计2; 基于 FPGA 的数字滤波设计— FIR 设计 2 3.2.3 双口 RAM 容量的计算和划分（固定边界的 RAM 实现循环缓冲机制） ...; 1410 16 0 16

fpga fir

用户442508 2013-10-18 09:51: 基于FPGA的数字滤波设计—FIR设计3; 基于 FPGA 的数字滤波设计— FIR 设计 3 .3 FIR 滤波器总结按照上述设计最终生成的原理图顶层如图 3.9 所示。我 ...; 1370 16 0 16

fpga fir

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