FPGA和CPLD-可编程逻辑器件-第77页-面包板社区

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特权ilove314 2015-12-13 19:26: Xilinx FPGA入门连载36：倒车雷达实例之设计说明; Xilinx FPGA 入门连载 36 ：倒车雷达实例之设计说明特权同学，版权所有配套例程和更多资料下载链接： http://pan.baidu.com/s/1jGjAh ...; 2072 15 0 15

fpga xilinx

用户1831126 2015-12-13 14:27: 16位计数器之元件例化的学习; 16位全加器通过该实验，学习元件例化。 1个16位全加器由4个4位全加器构成； 1个4位全加器由4个1位全加器构成； 1位全加 ...; 1794 10 0 10

fpga 博客大赛

用户1856144 2015-12-13 10:06: FIFO 同步、异步以及Verilog代码实现; FIFO 很重要，之前参加的各类电子公司的逻辑设计的笔试几乎都会考到。 FIFO是英文First In First Out 的缩写，是一种先进先出的数据缓存器，他与普 ...; 761 6 0 6

verilog

用户436812 2015-12-12 01:21: 评论：@visionary 博客中提到的“关于Quartus和ISE中ROM的初始化和仿真的一些小结”; ISE的仿真与quartus差不多，注意下细节; 813 9 0 9

特权ilove314 2015-12-10 21:28: Xilinx FPGA入门连载35：倒车雷达实例之功能简介; Xilinx FPGA 入门连载 35 ：倒车雷达实例之功能简介特权同学，版权所有配套例程和更多资料下载链接： http://pan.baidu.com/s/1jGjA ...; 1549 9 0 9

fpga xilinx

用户1853499 2015-12-10 15:18: 明德扬点拨FPGA高手进阶--第一章软件介绍及安装-1. Quartus II; 1.1 Quartus II介绍 Quartus II是Altera公司的综合性PLD/FPGA开发软件，原理图、VHDL、Verilog HDL以及AHDL（Altera Hardware支持Description Language） ...; 1365 18 0 18

fpga quartus 明德扬

用户284633 2015-12-10 12:19: 开篇; 在阅读一个FPGA书的时候，看到了末尾的一篇博文，提到了ricky su，随手在lync上查了一下，找到了。前任老板在我走的时候说，技术方面不用钻太深， ...; 563 2 2 4

fpga 序

用户1816300 2015-12-9 22:31: 走自己的路，不断前行; 一直以来，在大学学习单片机和ARM相关技术，然后到硕士阶段进行FPGA的研究学习，有不懂的地方都会上网查找解决问题的方法，并得到很多人的无私帮 ...; 924 19 0 19

fpga

用户446166 2015-12-8 19:47: CycloneIV的上电之AS配置; 最早看到相关的知识是在coyoo的博客上看见的控制FPGA上电、配置以及初始化时 http://bbs.ednchina.com/BLOG_ARTICLE_276249.HTM ， ...; 2619 25 0 25

用户1861642 2015-12-8 18:58: 评论：@专注的力量博客中提到的“fpga学习日记17，第一个综合项目数字时钟”; 有用; 725 9 0 9

用户1861642 2015-12-8 17:51: 评论：@雷的博客博客中提到的“(多图) 出租车计价器的FPGA设计”; 对实训有帮助; 1207 11 0 11

bitao1983_395643617 2015-12-8 11:24: (多图)宽带数字下变频器的FPGA实现; 随着软件无线电理论的日趋成熟，软件无线电技术越来越多地应用到军用或民用通信系统中。其中，数字下变频技术(DDC)是软件无线电中的核心技术之一。数字下变频工 ...; 2518 30 0 30

FPGA 数字下变频(DDC) 带通采样定理多相滤波

特权ilove314 2015-12-6 19:46: Xilinx FPGA入门连载35：超声波测距终极结果显示之乘法器IP解析; Xilinx FPGA 入门连载 35 ：超声波测距终极结果显示之乘法器 IP 解析特权同学，版权所有配套例程和更多资料下载链接： http://pan. ...; 1971 11 0 11

fpga xilinx

用户1856144 2015-12-5 11:16: 脉冲边沿检测（verilog）; 1,源代码 module edge_jiance(clk , ps2_clk, pos_ps2_clk,, neg_ps2_clk, rst_n ); input clk, ps2_clk, rst_n; output pos_ps2_clk, ...; 860 2 0 2

verilog

特权ilove314 2015-12-4 07:37: Xilinx FPGA入门连载32：超声波测距终极结果显示之设计说明; Xilinx FPGA 入门连载 32 ：超声波测距终极结果显示之设计说明特权同学，版权所有配套例程和更多资料下载链接： http://pan.baidu.co ...; 1388 10 0 10

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