FPGA和CPLD-可编程逻辑器件-第77页-面包板社区

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ash_riple_768180695 2015-12-18 11:06: 学习示例程序：FPGA快速系统原型设计--敏捷实践; 学习与开发板配套的示例程序，是敏捷实践的起点。示例程序是厂商针对开发板上提供的硬件资源和接口量身定做的工程，可以展示其FPGA芯片的功能和 ...; 2959 28 1 29

fpga pcie 敏捷

用户1816300 2015-12-16 11:02: (多图) 基于Virtex-6 FPGA的三种串行通信协议测试及对比; 在高性能雷达信号处理机研制中，高速串行总线正逐步取代并行总线。业界广泛使用的Xilinx公司Virtex-6系列FPGA支持多种高速串行通信协议，本文针对其中较为常用的 ...; 1893 26 0 26

FPGA 2.0 PCI Express Virtex-6 Aurora 8B/10B Serial RapidIO 高速串行通信

用户1578945 2015-12-16 00:28: 在C语言中用ASSERT调试的八个技巧; C语言中的ASSERT(断言)宏是嵌入式软件开发人员可以使用的最好的调试工具之一。虽然ASSERT功能强大，但我很少看到它被实施，并且在一些使用它的案例中，它的实施 ...; 1043 11 0 11

C语言 ASSERT调试

特权ilove314 2015-12-15 22:50: Xilinx FPGA入门连载37：SRAM读写测试之时序解读; Xilinx FPGA 入门连载 37 ： SRAM 读写测试之时序解读特权同学，版权所有配套例程和更多资料下载链接： http://pan.baidu.com/s/1j ...; 1978 10 0 10

xilinx fpga入门

用户1861865 2015-12-14 22:32: 评论：@零基础学FPGA学习日记博客中提到的“[博客大赛]零基础学FPGA（五）Verilog语法基基础基础(下)”; 赞; 615 5 0 5

用户1861865 2015-12-14 22:30: 评论：@零基础学FPGA学习日记博客中提到的“[博客大赛]零基础学FPGA（四）Verilog语法基基础基础(中)”; 赞; 657 2 0 2

用户1831126 2015-12-14 13:51: VGA练习之图像的动态显示; Vga练习之动态显示图案 Vga接口应用，并在电脑显示屏上显示功能：每隔3s变化一次，a~e循环变换 a.全红 b.全白 c.2*2 4部分，分别是： ...; 1590 11 0 11

fpga 博客大赛 vga

用户1831126 2015-12-14 13:47: VGA练习之图像的动态显示（后续）; 代码部分： /* 分辨率:600*480 功能：每隔3s变化一次，a~e循环变换 a.全红 b.全白 c.2*2 4部分，分别是：红，蓝，绿，黄 ...; 1690 15 0 15

fpga 博客大赛 vga

用户468979 2015-12-14 10:22: 评论：@阿昏豆博客中提到的“把大象关冰箱的步骤 --- NAND FLASH控制器磨损管理算法...”; 看来还是NorFlash比较简单啊; 1233 18 0 18

用户1122702 2015-12-13 22:23: 可综合的SystemVerilog：命名空间; 关键名词解释：编译单元（compilation unit）：SystemVerilog 源代码的集合编译单元域（compilation-unit scope）：即编译单元的本地 ...; 2264 18 0 18

systemverilog 命名空间

用户1122702 2015-12-13 22:15: 可综合的SystemVerilog：参数化函数/任务; 在Verilog中，参数化模块被广泛应用。参数可重新定义保证模块的可配置性及可复用性。但是，函数及任务并无法像模块一样被参数化，减弱了Verilog的描述化 ...; 3107 20 0 20

systemverilog 参数函数

特权ilove314 2015-12-13 19:26: Xilinx FPGA入门连载36：倒车雷达实例之设计说明; Xilinx FPGA 入门连载 36 ：倒车雷达实例之设计说明特权同学，版权所有配套例程和更多资料下载链接： http://pan.baidu.com/s/1jGjAh ...; 2108 15 0 15

fpga xilinx

用户1831126 2015-12-13 14:27: 16位计数器之元件例化的学习; 16位全加器通过该实验，学习元件例化。 1个16位全加器由4个4位全加器构成； 1个4位全加器由4个1位全加器构成； 1位全加 ...; 1834 10 0 10

fpga 博客大赛

用户1856144 2015-12-13 10:06: FIFO 同步、异步以及Verilog代码实现; FIFO 很重要，之前参加的各类电子公司的逻辑设计的笔试几乎都会考到。 FIFO是英文First In First Out 的缩写，是一种先进先出的数据缓存器，他与普 ...; 796 6 0 6

verilog

用户436812 2015-12-12 01:21: 评论：@visionary 博客中提到的“关于Quartus和ISE中ROM的初始化和仿真的一些小结”; ISE的仿真与quartus差不多，注意下细节; 846 9 0 9

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