什么是DDR?
一起学嵌入式 2024-06-20

无论对于芯片设计商还是器件制造商来说,DDR内存可谓是无处不在——除了在服务器、工作站和台式机中之外,还会内置在消费类电子产品、汽车和其他系统设计中。每一代新的 DDR(双倍数据速率)SDRAM(同步动态随机内存)标准都会在许多方面带来显著改进,包括速度、尺寸和功率效率。

一、DDR是什么? DDR概述

DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory,双数据率同步动态随机存储器),简称为DDR, 简单的说就是双倍传输速率的SDRAM。

普通SDRAM内存的工作方式是在一个时钟周期的上升沿触发进行工作。也就是说在一个时钟周期内,内存将工作一次。

而DDR的技术使得内存可以在每一个时钟周期的上升沿和下降沿分别触发一次,这样就使得在一个时钟周期内内存可以工作两次,这样就使得DDR内存在相同的时间内能够完成普通内存一倍的工作量。

DDR定义里的“同步”是什么意思?

“同步”是指内存工作需要同步时钟。DDR内部命令的发送与数据传输都以它为基准。

DDR的全拼是Double Data Rate SDRAM双倍数据速率同步动态随机存取内存, 主要用在电脑的内存。DDR的特点就是走线数量多,速度快,操作复杂,给测试和分析带来了很大的挑战。

目前DDR技术已经发展到了DDR5,性能更高,功耗更低,存储密度更高,芯片容量大幅提升,他的数据速率在3200-6400MT/s。

DDR本质上不需要提高时钟频率就能加倍提高SDRAM的速度,它允许在时钟的上升沿和下降沿读出数据,因而其速度是标准SDRAM的两倍,至于地址与控制信号则与传统SDRAM相同,仍在时钟上升沿进行数据判断。

DDR核心技术点就在于双沿传输和预取Prefetch.

DDR的频率包括核心频率,时钟频率和数据传输频率。核心频率就是内存的工作频率;DDR1内存的核心频率是和时钟频率相同的,到了DDR2和DDR3时才有了时钟频率的概念,就是将核心频率通过倍频技术得到的一个频率。数据传输频率就是传输数据的频率。

DDR存储器的身影现在到处可见 — 不仅在服务器、工作站和台式电脑中使用,还广泛嵌入在消费电子、汽车和其他系统设计中。

每一代 DDR SDRAM(双倍数据速率同步动态随机存取存储器)的推出,都伴随着速度提升、封装尺寸减小,以及功耗降低(参见表 1)。

这些功能特性方面的改进,也使得设计人员在降低设计裕量、提高信号完整性和互操作性方面面临更多的挑战。

表 1 JEDEC 定义了 DDR 规范

DDR内存原理

基本DDR subsystem架构图:DDRC +DDRphy +SDRAM颗粒,DDR IP一般包括DDR Controller和DDR PHY,内部涉及的内容包括但不限于以下几个方面:数据保序、仲裁、最优调度、协议状态机设计、防饿死机制、bypass通路、快速切频、DDR training

DDR工作原理

当时钟脉冲达到一定频率时,DDR存储器才开始工作,此后发生的就是“读-存-读”的过程。在此过程中,器件芯片会从主在取数据,然后与入数据在储区。当写入操作完成后,再从存储区中取出数据,並将其传输到处理器中,然后根据需要将数据处理,再把最终结果返回到主存。

DDR 的双倍数据传输率其实就是每个时钟周期内读写一次数据,即DDR芯片可以在每个时钟周期内分别完成“读-存”和“存-读”操作,从而提高存储器的传输效率。

DDR内存通过双倍数据速率的传输方式,结合多通道传输和数据校验等技术,提高了数据传输效率和可靠性。这使得 DDR 成为了计算机内存的主流技术。

  • 内存芯片 - DDR内存模块中包含多个内存芯片,每个芯片有自己的存储单元。每个存储单元都有一个地址,用于在读取或写入数据时进行寻址。
  • 数据总线 - DDR内存模块连接到计算机的内存控制器,通过数据总线进行数据传输。数据总线可以同时传输多个数据位,例如 64 位或 128位。
  • 时钟信号 - DDR内存模块通过时钟信号进行同步操作。时钟信号用来控制数据的传输速率,每个时钟周期内有一个上升沿和一个下降沿。上升沿时,数据从内存芯片传输到数据总线;下降沿时,数据从数据总线传输到内存芯片。
  • 预充电 - 在开始传输数据之前,DDR内存模块会先进行预充电操作。预充电是将存储单元中的电荷恢复到初始状态,以确保接下来的数据传输是准确的。
  • 数据传输 - DDR 采用了多通道的数据传输方式,即同时传输多个数据位。这样可以在每个时钟周期内传输更多的数据。

DDR接口

电子器件工程联合会(JEDEC)现已针对小功率DDR(LPDDR)或移动设备(移动DDR)推出了全新的 DDR标准。

这个标准使用了更低的信号幅度,进一步改善了功耗情况。目前,该标准已经达到了 DDR1 的技术指标。

工程师们将无需重新设计器件的链路层或协议层,便可享受功耗降低带来的种种优势,因为只需很少的投资便能调整系统的电压电平。

DDR接口可传输控制、地址、时钟、选通和数据信号。如图 1 所示,时钟、地址和控制信号从存储器控制器单向传输到 DDR芯片;选通和数据信号为双向传输。

在读取操作中,选通和数据信号从DDR芯片传输到存储器控制器。

在写入操作中,信号沿相反方向传输。随着数据传输速率的增加和信号幅度的降低,为了提高信号性能,时钟和选通信号采用差分信号,这样可以消除共模噪声。

其他信号仍然在单端模式下操作,更容易受到噪声、串扰和干扰的影响。

存储器分类

存储器分为内部存储器(内存),外部存储器(外存),缓冲存储器(缓存)以及闪存这几个大类。

内存也称为主存储器,位于系统主机板上,可以同CPU直接进行信息交换。其主要特点是:运行速度快,容量小。

外存也称为辅助存储器,不能与CPU之间直接进行信息交换。其主要特点是:存取速度相对内存要慢得多,存储容量大。

内存与外存本质区别是,一个是内部运行提供缓存和处理的功能,也可以理解为协同处理的通道;而外存主要是针对储存文件、图片、视频、文字等信息的载体,也可以理解为储存空间。

缓存就是数据交换的缓冲区 (称作Cache),当某一硬件要读取数据时,会首先从缓存中查找需要的数据,如果找到了则直接执行,找不到的话则从内存中找。由于缓存的运行速度比内存快得多,故缓存的作用就是帮助硬件更快地运行。

闪存 (Flash Memory)是一种长寿命的非易失性的存储器,数据删除不是以单个的字节为单位而是以固定的区块为单位。

闪存是电子可擦除只读存储器(EEPROM) 的变种,闪存与EEPROM不同的是,EEPROM能在字节水平上进行删除和重写而不是整个芯片擦写,而闪存的大部分芯片需要块擦除。

由于其断电时仍能保存数据,闪存通常被用来保存设置信息,如在电脑的B1OS(基本程序)、PDA(个人数字助理)、数码相机中保存资料等。

存储器主要分为只读存储器 ROM 和随机存取存储器 RAM (random access memory) 两大类
ROM:只读存储器 - ROM 所存数据,一般是装入整机前事先写好的,整机工作过程中只能读出,ROM所存数据稳定,断电后所存数据也不会改变。RAM:随机存取存储器 (random access memory) - RAM 是与 CPU 直接交换数据的内部存储器,它可以随时读写,速度快,通常作为操作系统或其他正在运行中的程序的临时数据存储媒介,当电源关闭时 RAM 不能保留数据。DDR SDRAM 在系统时钟的上升沿和下降沿都可以进行数据传输 - DDR SDRAM在 SDRAM 的基础上发展而来,这种改进型的 DRAM和 SDRAM 是基本一样的,不同之处在于它可以在一个时钟读写两次数据,这样就使得数据传输速度加倍了,也是目前电脑中用得最多的内存,而且具有成本优势。DDR 已经发展至今已经进化到 DDR5,与 DDR4相比,DDR5 在强大的封装中带来了全新的架构。

如何计算DDR带宽?

内存带宽计算公式1:
带宽=内存核心频率×倍增系数×(内存总线位数/8)

内存带宽计算公式2:
带宽=标称频率×线宽 ÷ 8

SDRAM和DDR区别是什么?

DDR=双倍速率同步动态随机存储器,是内存的其中一种。DDR取消了主板与内存两个存储周期之间的时间间隔,每隔2个时钟脉冲周期传输一次数据,大大地缩短了存取时间,使存取速度提高百分之三十。

SDRAM是 "Synchronous Dynamic random access memory”的缩写,意思是“同步动态随机存储器”,就是我们平时所说的“同步内存”。从理论上说,SDRAM与CPU频率同步,共享一个时钟周期。

SDRAM内含两个交错的存储阵列,当CPU从一个存储阵列访问数据的同时,另一个已准备好读写数据,通过两个存储阵列的紧密切换,读取效率得到成倍提高。

通常DRAM是有一个异步接口的,这样它可以随时响应控制输入的变化。而SDRAM有一个同步接口,在响应控制输入前会等待一个时钟信号,这样就能和计算机的系统总线同步。

时钟被用来驱动一个有限状态机,对进入的指令进行管线操作。这使得SDRAM与没有同步接口的异步DRAM(asynchronous DRAM)相比,可以有一个更复杂的操作模式。

DRAM单元(cell)

DDR SDRAM,是一种双数据速率(DDR)同步动态随机存取存储器(SDRAM)。DDR是SDRAM的更新换代产品,采用5伏工作电压,允许在时钟脉冲的上升沿和下降沿传输数据,这样不需要提高时钟的频率就能加倍提高SDRAM的速度,并具有比SDRAM多一倍的传输速率和内存带宽。

作为现代数字系统里最重要的核心部件之一,应用十分广泛。从消费类电子到商业工业类设备,从终端产品到数据中心,用于CPU进行数据处理运算的缓存。近20多年来,经历了从SDRAM发展到DDR RAM,又从DDR发展到目前的DDR5,每一代 DDR 技术在带宽、性能和功耗等各个方面都实现了显著的进步,极大地推动了计算性能的提升。

二 DDR标准发展和DDR5简介

图1展示的是RAM(Random Access Memory)20多年来的发展历程和信号特点。在SRAM时代,由于较低的信号速率,我们更多关心的是信号的扇出以及走线所带来的容性负载。

在DDR1/2/3时代,信号速率的不断提升,传统的使用集总参数方式来进行电路分析已越发显得不足,我们更关心的是信号的建立保持时间,以及信号线之间的延迟skew。

来到DDR4时代,有限带宽的PCB、连接器等传输通道,把原始信号里的高频分量削弱或者完全去掉,使得信号在时域波形上的表现为边沿变缓、出现振铃或者过冲。

我们要像分析传统串行数据那样去更加关心数据的眼图,接收端模板和误码率。随着AI、机器学习以及5G的发展,以往的DDR4技术,开始显得力不从心。如今DDR5的第5代高速I/O数据传输开始大规模走向市场化。

2.1 DDR5和DDR4性能差别 - DDR5的新特性

如下表所示,DDR5相比DDR4而言,带来了一系列关键的性能提升,同时也带来了新的设计挑战。

DDR4和DDR5比较(源自Rambus)

2.1.1 速率的提升

近年来,内存与CPU性能发展之间的剪刀差越来越大,对内存带宽的需求日益迫切。DDR4在1.6GHz的时钟频率下最高可达 3.2 GT/s的传输速率,最初的 DDR5则将带宽提高了 50%,达到 4.8 GT/s传输速率。DDR5 内存的数据传输速率最终将会达到 8.4 GT/s。

2.1.2 电压的降低

降低工作电压(VDD),有助于抵消高速运行带来的功耗增加。在 DDR5 DRAM 中,寄存时钟驱动器 (RCD) 电压从 1.2 V 降至 1.1 V。命令/地址 (CA) 信号从 SSTL 变为 PODL,其优点是当引脚处于高电平状态时不会消耗静态功率。

2.1.3 DIMM 新电源架构

DIMM是什么?
DIMM全称Dual-Inline-Memory-Modules,中文名叫双列直插式存储模块,是指奔腾CPU推出后出现的新型内存条,它提供了64位的数据通道。

DDR5改善了DIMM的工作电压,将供电电压从DDR4的1.2V降至1.1V,从而进一步提升了内存的能效。

使用 DDR5 DIMM 时,电源管理将从主板转移到 DIMM 本身。DDR5 DIMM 将在 DIMM 上安装一个 12 V 电源管理集成电路(PMIC),使系统电源负载的颗粒度更细。PMIC 分配1.1 V VDD 电源,通过更好地在 DIMM 上控制电源,有助于改善信号完整性和噪音。

2.1.4 DIMM通道架构

DDR4 DIMM 具有 72 位总线,由 64 个数据位和 8 个 ECC 位组成。在 DDR5 中,每个 DIMM 都有两个通道。每个通道宽 40 位,32 个数据位和 8 个 ECC 位。虽然数据宽度相同(共 64 位),但两个较小的独立通道提高了内存访问效率。因此,使用 DDR5 不仅能提高速度,还能通过更高的效率放大更高的传输速率。

2.1.5 更长的突发长度

DDR4 的突发长度为4或者8。对于 DDR5,突发长度将扩展到8和16,以增加突发有效载荷。突发长度为16(BL16),允许单个突发访问 64 字节的数据,这是典型的 CPU 高速缓存行大小。它只需使用两个独立通道中的一个通道即可实现这一功能。这极大地提高了并发性,并且通过两个通道提高了内存效率。

2.1.6 更大容量的 DRAM

DDR4 在单芯片封装(SDP)中的最大容量为16 Gb DRAM。而DDR5的单芯片封装最大容量可达64 Gb,组建的DIMM 容量则翻了两番,达到惊人的 256 GB。

2.2 DDR5 设计面临的挑战

2.2.1 采用分离式全速率时钟,对应6400M T/s频率的时钟速率高达3.2GHz(未来会支持到8400M T/s)。

DDR5 DQS控制DQ读写时序

时钟控制命令信号,选通信号控制数据。对时钟信号抖动的要求更加严格,对各种命令信号与数据和地址信号的时序要求也更高。

2.2.2 双向复用的数据总线,读写数据分时复用链路。

由于有限的链路通道和布板空间等资源读写操作继续采用共享总线,因此需要分时操作。从验证测试角度来看也需要分别对读和写信号进行分离以检查其是否满足规范。

DDR5读写共享总线

2.2.3 突发DQS和DQ信号在更高速率的背景下在有限带宽的链路传输时带来更多ISI效应问题。

在DQS读写前导位,突发的第一个bit等等均有不同的效应和表现。此外考虑到存储电路在设计上不同于串行电路存在较多的阻抗不匹配,因此反射问题或干扰带来的ISI也会更严重。

DDR5在接收端采用更多的类似高速串行总线的信号处理

因此在接收侧速率大于3600MT/s时采用类似高速串行电路和标准总线中已经成熟的DFE均衡技术,可变增益放大(VGA)则通过MR寄存器配置,以补偿在更高速率传输时链路上的损耗。

DDR4标准采用的CTLE作为常用的线性均衡放大,虽然简单易实现但是其放大噪声的副产品也更为常见,考虑到DDR5总线里的反射噪声比没有采用。另外考虑到并行总线的串扰和反射等各信号抖动的定义和分析也会随之变化。

从测试角度来看,示波器是无法得到TP2点即均衡后的信号的,而仅能得到TP1点的信号,然后通过集成在示波器上的分析软件里的均衡算法对信号进行均衡处理以得到张开的眼图。

眼图分析的参考时钟则来自基于时钟信号的DQS信号。另外眼图测试也从以往仅对DQ进行扩展到包括CMD/ADDR总线。



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