【高速pcb设计】信号陡峭的上升沿是产生信号完整性问题的关键
0 2022-09-26

信号的上升时间,对于理解信号完整性问题至关重要,高速中的绝大多数问题都和它有关,你必须对他足够重视。

信号上升时间并不是信号从低电平上升到高电平所经历的时间,而是其中的一部分。业界对它的定义尚未统一,最好的办法就是跟随上游的芯片厂商的定义,毕竟这些巨头有话语权。通常有两种:第一种定义为10-90上升时间,即信号从高电平的10%上升到90%所经历的时间。另一种是20-80上升时间,即信号从高电平的20%上升到80%所经历的时间。两种都被采用,从IBIS模型中可看到这点。对于同一种波形,自然20-80上升时间要更短。

高速pcb设计中信号陡峭的上升沿是产生信号完整性问题的关键

好了,只要了解这些就够了。对于我们终端应用来说,精确的数字有时并不是很重要,而且这个数值芯片厂商通常也不会直接给我们列出,当然有些芯片可以从IBIS模型中大致估计这个值,不幸的是,不是每种芯片你都能找到IBIS模型。

重要的是我们必须建立这样的概念:上升时间对性能有重要的影响,只要小到某一范围,就必须引起注意,哪怕是一个很模糊的范围。没有必要精确定义这个范围标准,也没有实际意义。你只需记住,现在的芯片加工工艺使得这个时间很短,已经到了ps级,你应该重视他的影响的时候了。

随着信号上升时间的减小,反射、串扰、轨道塌陷、电磁辐射、地弹等问题变得更严重,噪声问题更难于解决,上一代产品中设计方案在这一代产品中可能不适用了。

信号上升时间的减小,从频谱分析的角度来说,相当于信号带宽的增加,也就是信号中有更多的高频分量,正是这些高频分量才使得设计变得困难。互连线必须作为传输线来对待,从而产生了很多以前没有的问题。

因此,学习信号完整性,你必须有这样的概念:信号陡峭的上升沿,是产生信号完整性问题的罪魁祸首。


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