数电中逻辑电路,复位,处理信号的一些疑问
2021-02-23

1、什么是同步逻辑和异步逻辑,同步电路和异步电路的区别是什么? 
同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 
电路设计可分类为同步电路和异步电路设计。同步电路利用时钟脉冲使其子系统同步运作,而异步电路不使用时钟脉冲做同步,其子系统是使用特殊的“开始”和 “完成”信号使之同步。由于异步电路具有下列优点--无时钟歪斜问题、低电源消耗、平均效能而非最差效能、模块性、可组合和可复用性--因此近年来对异步 电路研究增加快速,论文发表数以倍增,而Intel Pentium 4处理器设计,也开始采用异步电路设计。
异步电路主要是组合逻辑电路,用于产生地址译码器、FIFO或RAM的读写控制信号脉冲,其逻辑输出与任何时钟信号都没有关系,译码输出产生的毛刺通常是 可以监控的。同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路,其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时 钟CLK,而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。


2、什么是"线与"逻辑,要实现它,在硬件特性上有什么具体要求?
线与逻辑是两个输出信号相连可以实现与的功能。在硬件上,要用oc门来实现(漏极或者集电极开路),由于不用oc门可能使灌电流过大,而烧坏逻辑门,同时在输出端口应加一个上拉电阻。(线或则是下拉电阻)


3、什么是Setup 和Holdup时间,setup和holdup时间区别。
Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前,数据稳定不变的时间。输入信号应提前时钟上升沿(如上升沿 有效)T时间到达芯片,这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器,只有在下一个时钟上升沿,数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后,数据稳定 不变的时间。如果hold time不够,数据同样不能被打入触发器。
建立时间(Setup Time)和保持时间(Hold time)。建立时间是指在时钟边沿前,数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间 的话,那么DFF将不能正确地采样到数据,将会出现stability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间,那么超过量 就分别被称为建立时间裕量和保持时间裕量。


4、什么是竞争与冒险现象?怎样判断?如何消除? 
在组合逻辑中,由于门的输入信号通路中经过了不同的延时,导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法:一是添加布尔式的消去项,二是在芯片外部加电容。


5、你知道那些常用逻辑电平?TTL与COMS电平可以直接互连吗? 
常用逻辑电平:12V,5V,3.3V;TTL和CMOS不可以直接互连,由于TTL是在0.3-3.6V之间,而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。cmos的高低电平分别 为:Vih>=0.7VDD,Vil<=0.3VDD;Voh>=0.9VDD,Vol<=0.1VDD. TTL的为:Vih>=2.0v,Vil<=0.8v;Voh>=2.4v,Vol<=0.4v. 用cmos可直接驱动ttl;加上拉后,ttl可驱动cmos.


6、如何解决亚稳态。
亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时,既无法预测该单元的输出电平,也无法预测何 时输出才能稳定在某个正确的电平上。在这个稳定期间,触发器输出一些中间级电平,或者可能处于振荡状态,并且这种无用的输出电平可以沿信号通道上的各个触 发器级联式传播下去。
解决方法:
1 降低系统时钟
2 用反应更快的FF
3 引入同步机制,防止亚稳态传播
4 改善时钟质量,用边沿变化快速的时钟信号
关键是器件使用比较好的工艺和时钟周期的裕量要大。


7、IC设计中同步复位与异步复位的区别。 
同步复位在时钟沿采复位信号,完成复位动作。异步复位不管时钟,只要复位信号满足条件,就完成复位动作。异步复位对复位信号要求比较高,不能有毛刺,如果其与时钟关系不确定,也可能出现亚稳态。


8、MOORE 与 MEELEY状态机的特征。 
Moore 状态机的输出仅与当前状态值有关, 且只在时钟边沿到来时才会有状态变化. Mealy 状态机的输出不仅与当前状态值有关, 而且与当前输入值有关.


9、多时域设计中,如何处理信号跨时域。 
不同的时钟域之间信号通信时需要进行同步处理,这样可以防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响,其中对于单个控制信号可以用两级同步器,如电平、边沿检测和脉冲,对多位信号可以用FIFO,双口RAM,握手信号等。
跨时域的信号要经过同步器同步,防止亚稳态传播。例如:时钟域1中的一个信号,要送到时钟域2,那么在这个信号送到时钟域2之前,要先经过时钟域2的同步 器同步后,才能进入时钟域2。这个同步器就是两级d触发器,其时钟为时钟域2的时钟。这样做是怕时钟域1中的这个信号,可能不满足时钟域2中触发器的建立 保持时间,而产生亚稳态,因为它们之间没有必然关系,是异步的。这样做只能防止亚稳态传播,但不能保证采进来的数据的正确性。所以通常只同步很少位数的信 号。比如控制信号,或地址。当同步的是地址时,一般该地址应采用格雷码,因为格雷码每次只变一位,相当于每次只有一个同步器在起作用,这样可以降低出错概 率,象异步FIFO的设计中,比较读写地址的大小时,就是用这种方法。如果两个时钟域之间传送大量的数据,可以用异步FIFO来解决问题。


10、给了reg的setup,hold时间,求中间组合逻辑的delay范围。 
Delay < period - setup – hold


11、时钟周期为T,触发器D1的寄存器到输出时间最大为T1max,最小为T1min。组合逻辑电路最大延迟为T2max,最小为T2min。问,触发器D2的建立时间T3和保持时间应满足什么条件。 
T3setup>T+T2max,T3hold>T1min+T2min


12、给出某个一般时序电路的图,有Tsetup,Tdelay,Tck->q,还有 clock的delay,写出决定最大时钟的因素,同时给出表达式。 
T+Tclkdealy>Tsetup+Tco+Tdelay;
Thold>Tclkdelay+Tco+Tdelay;


13、说说静态、动态时序模拟的优缺点。 
静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径,计算信号在这些路径上的传播延时,检查信号的建立和保持时间是否满足时序要求,通过 对最大路径延时和最小路径延时的分析,找出违背时序约束的错误。它不需要输入向量就能穷尽所有的路径,且运行速度很快、占用内存较少,不仅可以对芯片设计 进行全面的时序功能检查,而且还可利用时序分析的结果来优化设计,因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。
动态时序模拟就是通常的仿真,因为不可能产生完备的测试向量,覆盖门级网表中的每一条路径。因此在动态时序分析中,无法暴露一些路径上可能存在的时序问题;


14、一个四级的Mux,其中第二级信号为关键信号 如何改善timing。
关键:将第二级信号放到最后输出一级输出,同时注意修改片选信号,保证其优先级未被修改。


15、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大? 
和载流子有关,P管是空穴导电,N管电子导电,电子的迁移率大于空穴,同样的电场下,N管的电流大于P管,因此要增大P管的宽长比,使之对称,这样才能使得两者上升时间下降时间相等、高低电平的噪声容限一样、充电放电的时间相等


16、latch与register的区别,为什么现在多用register。行为级描述中latch如何产生的。
latch是电平触发,register是边沿触发,register在同一时钟边沿触发下动作,符合同步电路的设计思想,而latch则属于异步电路设计,往往会导致时序分析困难,不适当的应用latch则会大量浪费芯片资源。


17、BLOCKING NONBLOCKING 赋值的区别。 
非阻塞赋值:块内的赋值语句同时赋值,一般用在时序电路描述中 

声明: 本文转载自其它媒体或授权刊载,目的在于信息传递,并不代表本站赞同其观点和对其真实性负责,如有新闻稿件和图片作品的内容、版权以及其它问题的,请联系我们及时删除。(联系我们,邮箱:evan.li@aspencore.com )
0
评论
热门推荐
  • 相关技术文库
  • 硬件
  • 原理图
  • 信号完整性
  • EMI
  • 电源系统设计:电源完整性、信号完整性和电磁兼容

    在高度集成的电子产品中,电源系统的设计占到了设计工作量的50%左右;对于复杂的FPGA类型的产品应用,在电路中常常会达到15~30路不同的电源。 电源完整性的目的就是给系统提供持续、稳定、干净的电源,保证系统稳定的工作。在数字系统中,使信号完整性满足系

    02-20
  • 用MOS管实现的防电源反接电路

      一、电路介绍   使用MOS管实现的防电源反接电路,在电源正确接入时,电源正常对负载供电。 在电源正负极反接时,断开负载电路,从而保护负载。 下面讲解使用“P型”MOS管的防电源反接电路。   二、电路分析(以Vin = 5V为例)   1、电源正确接入时   电源正

    02-19
  • 电容10uf和0.1uf并联使用,这大小和个数是怎么算的?

    在对某一设计的部分电路进行傍路,双通道(大电容 小电容)或是多通道(三个以上的小电容组成,一般在dsp上用的比效多,目的是使频率特性更好。)在电容的接地端,(地线的宽与乍会引起频率的特性),例如在ccd的layout中的bypass,要量电容的接地端的纹波。这就指

    02-19
  • 产品电磁兼容设计怎么进行?

    1、为什么要对产品做电磁兼容设计? 答:满足产品功能要求、减少调试时间,使产品满足电磁兼容标准的要求,使产品不会对系统中的其它设备产生电磁干扰。 2、对产品做电磁兼容设计可以从哪几个方面进行? 答:电路设计(包括器件选择)、软件设计、线路板设计

    02-18
  • 低通滤波器设计的比较

    1、两种滤波器都是数字滤波器。根据冲激响应的不同,将数字滤波器分为有限冲激响应(FIR)滤波器和无限冲激响应(IIR)滤波器。对于FIR滤波器,冲激响应在有限时间内衰减为零,其输出仅取决于当前和过去的输入信号值。对于IIR滤波器,冲激响应理论上应会无限

    02-18
  • 高速数据速率系统信号完整性基础知识和关键问题

    信号完整性是许多设计人员在高速数字电路设计中涉及的主要主题之一。信号完整性涉及数字信号波形的质量下降和时序误差,因为信号从发射器传输到接收器会通过封装结构、PCB走线、通孔、柔性电缆和连接器等互连路径。 当今的高速总线设计如LpDDR4x、USB 3.2 Gen

    02-18
  • 开发总结信号隔离与电源隔离

    第一部分  信号隔离 模拟信号的隔离是非常头疼的,有时候不得不需要隔离。大部分基于以下需要: 1.隔离干扰源; 2.分隔高电压。 隔离数字信号的办法很多,隔离模拟信号的办法却没有想象的那么多,关键是隔离的成本,比想象的都要高出许多。特别是要求精确测量

    02-10
  • 电路中0.1UF和10UF电容有什么用?怎么用?

    在对某一设计的部分电路进行傍路,双通道(大电容 小电容)或是多通道(三个以上的小电容组成,一般在dsp上用的比效多,目的是使频率特性更好。)在电容的接地端,(地线的宽与乍会引起频率的特性),例如在ccd的layout中的bypass,要量电容的接地端的纹波。这就指

    02-05
  • 晶振电源电路及PCB设计要点

    原理图设计要点: (1)、晶振电源去耦非常重要,建议加磁珠,去耦电容选两到三个,容值递减。 (2)、时钟输出管脚加匹配,具体匹配阻值,可根据测试结果而定。 (3)、预留的电容C1,容值要小,构成了一级低通滤波,电阻、电容的选择,根据具体测试结果而定。 PCB

    02-05
  • 耦合、退耦、电容那些事儿

    耦合指信号由第一级向第二级传递的过程,一般不加注明时往往是指交流耦合。 退耦是指对电源采取进一步的滤波措施,去除两级间信号通过电源互相干扰的影响。耦合常数是指耦合电容值与第二级输入阻抗值乘积对应的时间常数。 退耦有三个目的 1、将电源中的高频纹

    02-05
  • 大功率开关电源电路中整流二极管保护

    二极管的单向导电不是绝对的,也就是说不管什么类型的二极管它的工作频率都有一个上限,一旦超过这个值它将彻底失去单向导电性而相当于一根导线,因为它的结电容在频率很高的时候容抗近乎为零,这时候二极管就将彻底失去它的作用了。 二极管只要存在结电容就

    02-02
  • 什么叫做电源输出电流的限流效果?

    工程师在开发电路项目时,经常会遇到一些电源电路设计的需求,比如在智能家居的新风系统项目中,由于 PM2.5传感器的工作电源为5.0V 单片机的工作电源为5.0V WIFI射频模块的工作电源为5.0V 电机驱动芯片的工作电源为5.0V 所以在设计电源电路时,工程师一般会选

    02-02
下载排行榜
更多
广告