推挽电路，有人也叫图腾柱电路。图腾柱我没理解这个名字是怎么来的，但是“推挽”就比较形象了。 英文里叫push-pull。这里先说这里 推和挽 针对的是电流，而不是电压。 电路由NPN三极管接正电源，PNP接负电源。共同连接基极，这样当信号来临时，只会有一侧会被导通。 先分析正半周： 正电压加在基极，NPN管子导通，进而有一个1+β倍的电流流过CE，在输出产生一个和输入同频但是电流要大的多的信号。 进入负半周，电流从右往左，下半部分导通，再输出产生一个更大的负向电流。 这样我们就实现了交流电流信号的放大功能。 到这里，其实推挽电流的大致原理就讲完了，下面简单举例一些应用场景： 音频功放：三极管推挽电路常用于音频功放电路中，可以实现音频信号的放大和输出。在推挽电路中，两个三极管交替工作，一个三极管将正半周信号放大输出，另一个三极管将负半周信号放大输出，从而实现了信号的放大和输出。 直流电机驱动器：三极管推挽电路也可以用于直流电机驱动器中，可以实现直流电机的正反转、调速等功能。推挽电路可以通过控制两个三极管的导通和截止，控制直流电机的转速和转向。 交流电源：三极管推挽电路也可以用于交流电源中，可以实现交流电源的电压调节和输出。推挽电路可以通过控制两个三极管的导通和截止，控制输出电压的大小和波形。 电子开关：三极管推挽电路也可以用作电子开关，可以控制高电压、高电流的开关。在开关电路中，两个三极管交替工作，一个三极管将电路连接到高电压、高电流源，另一个三极管将电路连接到地，从而实现了开关功能。 但是有没有人想过这样的一个问题：三极管的导通都是有一定的开启电压，也就是BE之间的导通电压，对于半导体硅来说，大多为0.7V. 那么当一个信号就在±0.7V的范围之内波动会怎么办呢？给你30秒思考一下。 没错，这种情况下两个管子都不会导通。 这部分丢失的区域就叫做交越失真。那么怎么解决这种问题呢？ 聪明的工程师其实早就想到了方法： 调整R1，R2的阻值，使得0.7V和-0.7V在图中得以实现。那么此时NPN和PNP都输入临界导通的状态。 举例来说，此时哪怕有一个0.1V的信号，那么在D2上方就会有一个0.8V的电压，NPN管子要导通。下官同理。 对于负向的波形也是一个道理，假设是-0.3V的信号，那么在D3下方就有一个-1V的压差，此时下管会导通。 这就是推挽电路你需要掌握的一些基础知识。
在PCB设计中，工程师们往往对高速信号的完整性保持高度警惕，却容易忽视低速信号走线的阻抗控制问题。当相邻走线间距呈现不规则变化时，即便信号速率不高，仍然会引发意想不到的信号质量问题。这种间距变化带来的阻抗扰动，远比单纯考虑串扰问题更值得关注。 一些速率虽然不算特别高，但是对时序、信号质量有要求的数字接口，例如“SDIO”。我要注意走线间距的问题。 如果走线可以间距足够的大，例如满足3W，并且可以用GND隔离，并且足够的空间打GND地孔，那么也没什么纠结的。但是往往我们没有那么多足够的空间来走线。这时候，我们需要判断让两根线的间距增大一些。但是不要盲目铺GND 为什么不要随便在高速线旁边铺铜？ 那么，我们就像知道，此时50Mbps的信号，或者100Mbps的信号走线是否会干扰相邻信号。 我们实际场景中，只能做到2W，是否有串扰问题呢？ 空间受限时的妥协方案 若PCB空间不足，可采取以下平衡策略： 优先级分级 ： CLK信号 ：必须满足4W间距或地线隔离。 CMD信号 ：次优先级，≥3W间距。 DAT0-DAT3 ：组内等长优先，组间允许局部放宽至2.5W（需SI验证）。 局部密度调整 ： 非关键信号（如CD检测）可缩小间距至2W。 牺牲布线层 ： 将SDIO信号单独布置在一层，避免与其他高速信号（如DDR、USB）平行。 比“串扰”危害更大的是“阻抗变化” 如果我们做不到3W，把间距缩小为2W，除了串扰问题，还有什么问题呢？ 当 PCB 走线间距无法满足 3W 规则（即线中心距为 3 倍线宽），而只能采用 2W 时，会对信号完整性和 EMI 产生显著影响，具体问题及对策如下： 串扰增加 间距从 3W 减至 2W 时，相邻信号线间的电场耦合增强，串扰噪声可能增加 30%~50%（差分对更敏感）。 高频信号（如 PCIe Gen4 以上）的近端串扰（NEXT）可能超出规范要求，导致误码率上升。 阻抗偏差 差分对间距缩小会降低差分阻抗（典型值下降约 5~10Ω），若设计容差为 ±10%，可能超出允许范围。 单端线与参考平面的间距变化也会影响单端阻抗，导致反射增加。 EMI 辐射增大 紧密间距会增加共模电流辐射，尤其是当差分对不平衡时，EMI 可能超出 FCC/CE 认证限值。 虽然100MHz以下的信号对2W间距的相邻走线串扰影响是有限的，但是会影响阻抗，间距的变化会导致阻抗变化，从而引起反射，导致信号质量变差。我们还是把2W优化为2.5W。
一、硬件电路设计流程系列-硬件电路设计规范 二、硬件电路设计流程-方案设计(1) ：主芯片选型 三、硬件电路设计流程-方案设计(2) ：芯片选购 四、硬件电路设计流程-方案设计(3) ：功耗分析与电源设计 五、硬件电路设计流程-方案设计(4)：设计一个合适的系统电源 01 硬件电路设计规范 1、 详细理解设计需求，从需求中整理出电路功能模块和性能指标要求； 2、 根据功能和性能需求制定总体设计方案，对 CPU 进行选型，CPU 选型有以下几点要求：a） 性价比高； b） 容易开发：体现在硬件调试工具种类多，参考设计多，软件资源丰富，成功案例多； c） 可扩展性好； 3、 针对已经选定的 CPU 芯片，选择一个与我们需求比较接近的成功参考设计，一般 CPU 生产商或他们的合作方都会对每款 CPU芯片做若干开发板进行验证，比如 440EP 就有 yosemite 开发板和bamboo 开发板，我们参考得是 yosemite 开发板，厂家最后公开给用户的参考设计图虽说不是产品级的东西，也应该是经过严格验证的，否则也会影响到他们的芯片推广应用，纵然参考设计的外围电路有可推敲的地方，CPU 本身的管脚连接使用方法也绝对是值得我们信赖的. 当然如果万一出现多个参考设计某些管脚连接方式不同，可以细读 CPU 芯片手册和勘误表，或者找厂商确认；另外在设计之前，最好我们能外借或者购买一块选定的参考板进行软件验证，如果没问题那么硬件参考设计也是可以信赖的；但要注意一点，现在很多 CPU都有若干种启动模式，我们要选一种最适合的启动模式，或者做成兼容设计。 4、 根据需求对外设功能模块进行元器件选型，元器件选型应该遵守以下原则： a） 普遍性原则：所选的元器件要被广泛使用验证过的尽量少使用冷偏芯片，减少风险； b） 高性价比原则：在功能、性能、使用率都相近的情况下，尽量选择价格比较好的元器件，减少成本； c） 采购方便原则：尽量选择容易买到，供货周期短的元器件； d） 持续发展原则：尽量选择在可预见的时间内不会停产的元器件； e） 可替代原则：尽量选择 pin to pin 兼容种类比较多的元器件； f） 向上兼容原则：尽量选择以前老产品用过的元器件； g） 资源节约原则：尽量用上元器件的全部功能和管脚； 5、 对选定的 CPU 参考设计原理图外围电路进行修改，修改时对于每个功能模块都要找至少 3 个相同外围芯片的成功参考设计，如果找到的参考设计连接方法都是完全一样的，那么基本可以放心参照设计，但即使只有一个参考设计与其他的不一样，也不能简单地少数服从多数，而是要细读芯片数据手册，深入理解那些管脚含义，多方讨论，联系芯片厂技术支持，最终确定科学、正确的连接方式，如果仍有疑义，可以做兼容设计；这是整个原理图设计过程中最关键的部分，我们必须做到以下几点： a） 对于每个功能模块要尽量找到更多的成功参考设计，越难的应该越多，成功参考设计是“前人”的经验和财富，我们理当借鉴吸收，站在“前人”的肩膀上，也就提高了自己的起点； b） 要多向权威请教、学习，但不能迷信权威，因为人人都有认知误差，很难保证对哪怕是最了解的事物总能做出最科学的理解和判断，开发人员一定要在广泛调查、学习和讨论的基础上做出最科学正确的决定； c） 如果是参考已有的老产品设计，设计中要留意老产品有哪些遗留问题，这些遗留问题与硬件哪些功能模块相关，在设计这些相关模块时要更加注意推敲，不能机械照抄原来设计，比如我们老产品中的 IDE 经常出问题，经过仔细斟酌，广泛讨论和参考其他成功设计，发现我们的 IDE 接口有两个管脚连线方式确实不规范；还有，针对FGPI 通道丢视频同步信号的问题，可以在硬件设计中引出硬件同步信号管脚，以便进一步验证，更好发现问题的本质； 6、 硬件原理图设计还应该遵守一些基本原则，这些基本原则要贯彻到整个设计过程，虽然成功的参考设计中也体现了这些原则，但因为我们可能是“拼”出来的原理图，所以我们还是要随时根据这些原则来设计审查我们的原理图，这些原则包括：a） 数字电源和模拟电源分割； b） 数字地和模拟地分割，单点接地，数字地可以直接接机壳地（大地），机壳必须接大地； c） 保证系统各模块资源不能冲突，例如：同一 I2C 总线上的设备地址不能相同，等等； d） 阅读系统中所有芯片的手册（一般是设计参考手册），看它们的未用输入管脚是否需要做外部处理，如果需要一定要做相应处理，否则可能引起芯片内部振荡，导致芯片不能正常工作； e） 在不增加硬件设计难度的情况下尽量保证软件开发方便，或者以小的硬件设计难度来换取更多方便、可靠、高效的软件设计，这点需要硬件设计人员懂得底层软件开发调试，要求较高； f） 功耗问题；g） 产品散热问题，可以在功耗和发热较大的芯片增加散热片或风扇，产品机箱也要考虑这个问题，不能把机箱做成保温盒，电路板对“温室”是感冒的；还要考虑产品的安放位置，最好是放在空间比较大，空气流动畅通的位置，有利于热量散发出去； 7、 硬件原理图设计完成之后，设计人员应该按照以上步骤和要求首先进行自审，自审后要达到有 95%以上把握和信心，然后再提交他人审核，其他审核人员同样按照以上要求对原理图进行严格审查，如发现问题要及时进行讨论分析，分析解决过程同样遵循以上原则、步骤； 8、 只要开发和审核人员都能够严格按以上要求进行电路设计和审查，我们就有理由相信，所有硬件开发人员设计出的电路板一版成功率都会很高的，所以提出以下几点： a） 设计人员自身应该保证原理图的正确性和可靠性，要做到设计即是审核，严格自审，不要把希望寄托在审核人员身上，设计出现的任何问题应由设计人员自己承担，其他审核人员不负连带责任； b） 其他审核人员虽然不承担连带责任，也应该按照以上要求进行严格审查，一旦设计出现问题，同样反映了审核人员的水平、作风和态度； c） 普通原理图设计，包括老产品升级修改，原则上要求原理图一版成功，最多两版封板，超过两版将进行绩效处罚；d） 对于功能复杂，疑点较多的全新设计，原则上要求原理图两版内成功，最多三版封板，超过三版要进行绩效处罚； e）原理图封板标准为：电路板没有任何原理性飞线和其他处理点； 9、 以上提到原理图设计相关的奖励和处罚具体办法将在广泛调查研究之后制定，征得公司领导同意后发布实施； 10、 制定此《规范》的目的和出发点是为了培养硬件开发人员严谨、务实的工作作风和严肃、认真的工作态度，增强他们的责任感和使命感，提高工作效率和开发成功率，保证产品质量；希望年轻的硬件开发人员能在磨练中迅速成长起来！ 对于我们目前重点设计的相关模拟电路产品，没有主用芯片、外围芯片以及芯片与芯片之间的连接方面的问题。所以，元器件的选项尤为重要，对于硬件设计的一些基本原则一定要注意。 02 主芯片选型 平台的选择很多时候和系统选择的算法是相关的，所以如果要提高架构，平台的设计能力，得不断提高自身的算法设计，复杂度评估能力，带宽分析能力。 常用的主处理器芯片有：单片机，ASIC，RISC(DEC Alpha、ARC、ARM、MIPS、PowerPC、SPARC 和 SuperH )，DSP 和 FPGA 等，这些处理器的比较在网上有很多的文章，在这里不老生常谈了，这里只提 1 个典型的主处理器选型案例。 比如市场上现在有很多高清网络摄像机（HD-IPNC）的设计需求，而 IPNC 的解决方案也层出不穷，TI 的解决方案有 DM355、DM365、DM368 等，海思提供的方案则有 Hi3512、Hi3515、Hi3520 等，NXP提供的方案有 PNX1700、PNX1005 等。 对于 HD-IPNC 的主处理芯片，有几个主要的技术指标：视频分辨率，视频编码器算法，最高支持的图像抓拍分辨率，CMOS 的图像预处理能力，以及网络协议栈的开发平台。 Hi3512 单芯片实现 720P30 H.264 编解码能力，满足高清 IP Camera应用, Hi3515 可实现 1080P30 的编解码能力，持续提升高清 IPCamera 的性能。 DM355 单芯片实现 720P30 MPEG4 编解码能力，DM365 单芯片实现 720P30 H.264 编解码能力, DM368 单芯片实现 1080P30 H.264编解码能力。 DM355 是 2007 Q3 推出的，DM365 是 2009 Q1 推出的，DM368是 2010 Q2 推出的。海思的同档次解决方案也基本上与之同时出现。海思和 TI 的解决方案都是基于 linux，对于网络协议栈的开发而言，开源社区的资源是没有区别的，区别的只在于芯片供应商提供的SDK 开发包，两家公司的 SDK 离产品都有一定的距离，但是 linux的网络开发并不是一个技术难点，所以并不影响产品的推广。 作为 IPNC 的解决方案，在 720P 时代，海思的解决方案相对于 TI的解决方案，其优势是支持了 H.264 编解码算法，而 TI 只支持了MPEG4 的编解码算法。虽然在 2008 年初，MPEG4 的劣势在市场上已经开始体现出来，但在当时这似乎并不影响 DM355 的推广。 对于最高支持的图像抓拍分辨率，海思的解决方案可以支持支持JPEG 抓拍 3M Pixels@5fps，DM355 最高可以支持 5M Pixels，虽然当时没有成功的开发成 5M Pixel 的抓拍（内存分配得有点儿问题，后来就不折腾了），但是至少 4M Pixel 的抓拍是实现了的，而且有几个朋友已经实现了 2560x1920 这个接近 5M Pixel 的抓拍，所以在这一点上 DM355 稍微胜出。 因为在高清分辨率下，CCD 传感器非常昂贵，而 CMOS 传感器像原尺寸又做不大，导致本身在低照度下就性能欠佳的 CMOS 传感器的成像质量在高分辨率时变差，于是 TI 在 DM355 处理器内部集成了一个叫做 ISP 的图像预处理模块，它由 CCDC，IPIPE，IPIPEIF 和 H3A模块组成，能帮助实现把 CMOS 的 RAW DATA（一般是指 Bayer格式数据）转成 YCbCr 数据，同时实现包括白平衡调节，直方图统计，自动曝光，自动聚焦等采用 CMOS 解决方案所必须的功能，故DM355 处理器就可以无缝的对接各种图像传感器了。而海思的解决方案对于 CMOS 的选择就有局限性，它只能用 OVT 一些解决方案，因为 OVT 的部分 Sensor 集成了图像预处理功能。但是 DM355 不仅可以接 OVT 的解决方案，还可接很多其他厂家的 CMOS sensor，比如 Aptina 的 MT9P031。所以在图像预处理能力方面，DM355 继续胜出。 在 IPNC 这个领域，只要每台挣 1 个美金就可以开始跑量，所以在那个时代，很少有人会去死抠 H.264 和 MPEG4 的性能差异，而且 TI已经给了市场一个很好的预期，支持 H.264 的 DM365 很快就会面世。所以 IPNC 这个方案而言，当时很多企业都选择了 DM355 的方案。有些朋友现在已经从 DM355 成功过渡到 DM365、DM368，虽然你有时候会骂 TI，为什么技术不搞得厉害点，在当年就一步到位，浪费了多少生产力。但是技术就是一点一点积累起来，对于个人来不得半点含糊，对于大企业，他们也无法大跃进。DM355 的 CMOS 预处理技术也有很多 Bug，SDK 也有很多 bug，有时会让你又爱又恨，但是技术这东西总是没有十全十美的，能在特定的历史条件下，满足市场需求，那就是个好东西。 当然海思的解决方案在 DVS、DVR 方面也大放异彩，一点也不逊色于 TI 的解决方案。 其它芯片的选型则可以参考各芯片厂商官方网站的芯片手册，进行PK，目前大部分芯片厂商的芯片手册都是免 NDA 下载的，如果涉及到 NDA 问题，那就得看个人和公司的资源运作能力了，一般找一下国内相应芯片的总代理商，沟通一下，签个 NDA 还是可以要到相应资料的。每隔一周上各 IC 大厂的官方主页，关注一下芯片发展的动态这是每个电子工程师的必须课啊，这不仅为了下一个方案设计积累了足够的资本，也为公司的产品策略做足了功课。 03 芯片选购 芯片采购是电子电路设计过程中不可或缺的一个环节。一般情况下，在各 IC 大厂上寻找的芯片，只要不是 EOL 掉的芯片，一般都能采购到。但是作为电子电路的设计者，很少不在芯片采购问题上栽过。常见的情况有以下几种： 1， 遇到经济危机，各 IC 厂商减产，导致芯片供货周期变长，有些IC 厂商甚至提出 20 周货期的订货条件。印象很深的 2009 年上半年订包 PTH08T240WAD，4-6 周就取到了货，可是到了 2009 年下半年，要么是 20 周货期，要么就是价格翻一番，而且数量只有几个。 2， 有些芯片虽然在 datasheet 上写明了有工业级产品，但是由于市场上用量非常少，所以导致 IC 厂商生产非常少，市场供货也非常紧缺，这就让要做宽温工业级产品的企业或者军工级产品的企业付出巨大的代价。 3， 有些芯片厂商的代理渠道控制得非常严格，一些比较新的芯片在一般的贸易商那采购不到，只能从代理商那订。如果数量能达到一个MPQ 或者 MOQ 的要求，一般代理商就会帮你采购。但是如果只是要一两个工程样品，那么就得看你和代理商的关系了，如果你刚进入这个行业的话，那很有可能你就无法从代理商这获得这个工程样片。 4， 有些芯片是有限售条件，如果芯片是对中国限售而不对亚洲限售的话，一般可以通过新加坡搞进来，如果芯片是对亚洲限售的话，那采购难度得大大的增加，采购的价格也会远远超出你的想象空间。先看一个芯片采购案例： 之前我给一朋友推荐了一个 FPGA 芯片，他后来给我发了一段聊天记录，如下： 2010-8-3 9:13:12 A B XC6SLX16-2CSG225C 订货 250.00 2010-8-3 9:22:10 B A 订货多久呢？ 2010-8-3 9:22:37 A B 2 周 2010-8-13 14:22:47 A B XC6SLX16-2CSG225C 这个型号，你那天跟我定的，本来是货期两周的，但是这个型号属于敏感型号，禁运国内的，我们要第三方去代购，所以现在货期要 5 周左右，你看能接受吗？ 注：B 为芯片采购商，A 为芯片供应商 回顾一下当时发生的情形： 2010-8-3，B 设计好方案，确定好芯片型号后，因为芯片型号比较新，害怕芯片买不到，于是向芯片供应商 A 确定了一下芯片的货源情况，当获知价格和货期之后，B 非常高兴，非常满意地跟我说，你推荐的芯片性价比真不错，等原理图设计完之后，就马上去订货。 2010-8-13，B 设计完原理图后，B 要向 A 下单时，突然收到 A 的上述回复，于是他一下子就蒙了，因为 2 周就可以完成 PCB layout，1周就可以完成 PCB 加工生产。也就意味着 B 即使 2010-8-13 下单，也得干等 2 周的时间才能开始焊接调试。（最后 A 这供应商又获知这芯片是对中国禁售的，没有办法帮 B 搞定，最后 B 从另外一家芯片贸易商那花了 5 周的时间才采购到，而且价格涨到了 450） 耽误 2 周可能还算是少的了，遇到其他特殊情况，芯片搞不到也都是有可能的，如果是原理图设计好了之后遇到这种情况的话，那简直就要哭了，如果是等 PCB layout 好了之后再遇到这种情况的话，那就是欲哭无泪了。 所以建议在芯片方案确定之后，就马上下单采购芯片，芯片询价时获得的价格和货期消息有时并不一定准确，因为 IC 行业的数据库的更新有时具有一定的滞后性，只有下单后等到供应商的合同确认，那才算尘埃落定。 04 功耗分析与电源设计 分析系统主芯片对纹波的要求 由于直流稳定电源一般是由交流电源经整流稳压等环节而形成的，这就不可避免地在直流稳定量中多少带有一些交流成份，这种叠加在直流稳定量上的交流分量就称之为纹波，纹波对系统有很多负面的影响，比如纹波太大会造成主处理器芯片的重启，或者给某些AD，DA 引入噪声。 一个典型的现象就是，如果电源的纹波叠加到音频 DA 芯片的输出上，则会造成嗡嗡的杂音。下表是设计中所使用芯片对纹波的要求，以及电源芯片能够提供的纹波范围，纹波是选择电源芯片的重要参数，这里只列举一两个芯片进行说明： 芯片纹波统计表: 分析系统主芯片的电压上电顺序要求 当今的大多数电子产品都需要使用多个电源电压。电源电压数目的增加带来了一项设计难题，即需要对电源的相对上电和断电特性进行控制，以消除数字系统遭受损坏或发生闭锁的可能性。一般这个在芯片手册中会有详细说明，建议遵守芯片手册中的要求进行设计。 分析系统所有芯片的功耗 统计板卡上用到的所有芯片的功耗，大部分芯片的功耗在芯片手册上都有详细说明，部分芯片的功耗在手册上没有明确写明，比如 FPGA，这时候可以根据以往设计的经验值，或者事先将 FPGA 的逻辑写好，借助 EDA 工具进行统计，比如 ISE 的 Xpower Analyzer，下面的表格是一个功耗分析的统计案例。 注：因为数据比较多，所以这里只选择了3.3V 的几个芯片作为代表进行统计。 论证选择的电源方案能否满足以上的所有要求 根据对上电顺序的要求，纹波以及功耗的分析，选择正确的电源方案。 电源设计是一个细活，数据统计整理是一个不可缺少的工种，养成良好的设计习惯，是“一板通”必需的环节。 电源方案的选择，学问非常多，分析的文章更是数不胜数。在这里只列举几个规律性的东西。 在消费级产品里面，由于成本非常敏感，散热要求比较高，所以一般倾 向于 DC/DC 的解 决方案 ，而且 现在 越来越 多倾向 于 Power Management Multi-Channel IC（PMIC）的解决方案。DC/DC 的一个比较大的缺点就是纹波大，另外如果电感和电容设计不合理的话，电压就会很不稳定。 印象非常深的就是有一次用 DC/DC 给 FPGA 供电时，根据 FPGA 的Power Distribution System (PDS)分析，加了足够多的 330uF 钽电容，结果 DC/DC 就经常出问题，所以 DC/DC 的设计一定要细心。大功率电路设计时，电感的选择也非常的关键，参考设计中很多电感型号在北京中发电子市场或者深圳赛格广场上都是买不到的，而国内市场上的替代品往往饱和电流要小于参考设计中电感的要求值，所以建议设计时也要先买到符合要求的电感之后，再开始做电感的 Footprint。 在非消费品领域， LDO、电源模块用得相对较多，因为电源纹波小，设计简单。我初学电路的时候，当时就特怵 DC/DC 的设计，所以当时一直用的 LDO 和电源模块，直到后来开始设计消费级产品，因为成本的考虑，才不得不开始设计 DC/DC，不过现在 IC 设计厂商已经基本上都把 MOSFET 集成到芯片里面去了，所以 DC/DC 的设计的复杂度也变小了。 05 设计一个合适的系统电源 对于现在一个电子系统来说，电源部分的设计也越来越重要，我想通过和大家探讨一些自己关于电源设计的心得，来个抛砖引玉，让我们在电源设计方面能够都有所深入和长进。 Q1：如何来评估一个系统的电源需求 Answer：对于一个实际的电子系统，要认真的分析它的电源需求。不仅仅是关心输入电压，输出电压和电流，还要仔细考虑总的功耗，电源实现的效率，电源部分对负载变化的瞬态响应能力，关键器件对电源波动的容忍范围以及相应的允许的电源纹波，还有散热问题等等。功耗和效率是密切相关的，效率高了，在负载功耗相同的情况下总功耗就少，对于整个系统的功率预算就非常有利了，对比 LDO和开关电源，开关电源的效率要高一些。同时，评估效率不仅仅是看在满负载的时候电源电路的效率，还要关注轻负载的时候效率水平。 至于负载瞬态响应能力，对于一些高性能的 CPU 应用就会有严格的要求，因为当 CPU 突然开始运行繁重的任务时，需要的启动电流是很大的，如果电源电路响应速度不够，造成瞬间电压下降过多过低，造成 CPU 运行出错。 一般来说，要求的电源实际值多为标称值的＋－5%，所以可以据此计算出允许的电源纹波，当然要预留余量的。 散热问题对于那些大电流电源和 LDO 来说比较重要，通过计算也是可以评估是否合适的。 Q2：如何选择合适的电源实现电路 Answer：根据分析系统需求得出的具体技术指标，可以来选择合适的电源实现电路了。一般对于弱电部分，包括了 LDO（线性电源转换器），开关电源电容降压转换器和开关电源电感电容转换器。相比之下，LDO 设计最易实现，输出纹波小，但缺点是效率有可能不高，发热量大，可提供的电流相较开关电源不大等等。而开关电源电路设计灵活，效率高，但纹波大，实现比较复杂，调试比较烦琐等等。 Q3：如何为开关电源电路选择合适的元器件和参数 Answer：很多的未使用过开关电源设计的工程师会对它产生一定的畏惧心理，比如担心开关电源的干扰问题，PCB layout 问题，元器件的参数和类型选择问题等。其实只要了解了，使用一个开关电源设计还是非常方便的。 一个开关电源一般包含有开关电源控制器和输出两部分，有些控制器会将 MOSFET 集成到芯片中去，这样使用就更简单了，也简化了 PCB 设计，但是设计的灵活性就减少了一些。 开关控制器基本上就是一个闭环的反馈控制系统，所以一般都会有一个反馈输出电压的采样电路以及反馈环的控制电路。因此这部分的设计在于保证精确的采样电路，还有来控制反馈深度，因为如果反馈环响应过慢的话，对瞬态响应能力是会有很多影响的。 而输出部分设计包含了输出电容，输出电感以及 MOSFET 等等，这些的选择基本上就是要满足一个性能和成本的平衡，比如高的开关频率就可以使用小的电感值（意味着小的封装和便宜的成本），但是高的开关频率会增加干扰和对 MOSFET 的开关损耗，从而效率降低。使用低的开关频率带来的结果则是相反的。 对于输出电容的 ESR 和 MOSFET 的 Rds_on 参数选择也是非常关键的，小的 ESR 可以减小输出纹波，但是电容成本会增加，好的电容会贵嘛。开关电源控制器驱动能力也要注意，过多的 MOSFET 是不能被良好驱动的。 一般来说，开关电源控制器的供应商会提供具体的计算公式和使用方案供工程师借鉴的。 Q4：如何调试开关电源电路 Answer：有一些经验可以共享给大家 1: 电源电路的输出输出通过低阻值大功率电阻接到板内，这样在不焊电阻的情况下可以先做到电源电路的先调试，避开后面电路的影响。 2: 一般来说开关控制器是闭环系统，如果输出恶化的情况超过了闭环可以控制的范围，开关电源就会工作不正常，所以这种情况就需要认真检查反馈和采样电路。特别是如果采用了大 ESR 值的输出电容，会产生很多的电源纹波，这也会影响开关电源的工作的。 接地技术的讨论 Q1：为什么要接地? Answer：接地技术的引入最初是为了防止电力或电子等设备遭雷击而采取的保护性措施，目的是把雷电产生的雷击电流通过避雷针引入到大地，从而起到保护建筑物的作用。同时，接地也是保护人 身安全的一种有效手段，当某种原因引起的相线（如电线绝缘不良，线路老化等）和设备外壳碰触时，设备的外壳就会有危险电压产生，由此生成的故障电流就会流经 PE 线到大地，从而起到保护作用。随着电子通信和其它数字领域的发展，在接地系统中只考虑防雷和安全已远远不能满足要求了。比如在通信系统中，大量设备之间信号的互连要求各设备都要有一个基准‘地’作为信号的参考地。而且随着电子设备的复杂化，信号频率越来越高，因此，在接地设计中，信号之间的互扰等电磁兼容问题必须给予特别关注，否则，接地不当就会严重影响系统运行的可靠性和稳定性。最近，高速信号的信号回流技术中也引入了 “地”的概念。 Q2：接地的定义 Answer: 在现代接地概念中、对于线路工程师来说，该术语的含义通常是‘线路电压的参考点’；对于系统设计师来说，它常常是机柜或机架；对电气工程师来说，它是绿色安全地线或接到大地的意 思。一个比较通用的定义是“接地是电流返回其源的低阻抗通道”。注意要求是”低阻抗”和“通路”。 Q3：常见的接地符号 Answer: PE,PGND,FG － 保 护 地 或 机 壳 ；BGND 或DC-RETURN－直流－48V(+24V)电源（电池）回流；GND－工作地；DGND－数字地；AGND－模拟地；LGND－防雷保护地 Q4：合适的接地方式 Answer: 接地有多种方式，有单点接地，多点接地以及混合类型的接地。而单点接地又分为串联单点接地和并联单点接地。一般来说，单点接地用于简单电路，不同功能模块之间接地区分，以及低频（f10MHz）电路时就要采用多点接地了或者多层板（完整的地平面层）。 Q5：信号回流和跨分割的介绍 Answer：对于一个电子信号来说，它需要寻找一条最低阻抗的电流回流到地的途径，所以如何处理这个信号回流就变得非常的关键。 第一，根据公式可以知道，辐射强度是和回路面积成正比的，就是说回流需要走的路径越长，形成的环越大，它对外辐射的干扰也越大，所以，PCB 布板的时候要尽可能减小电源回路和信号回路面积。 第二，对于一个高速信号来说，提供有好的信号回流可以保证它的信号质量，这是因为 PCB 上传输线的特性阻抗一般是以地层（或电源层）为参考来计算的，如果高速线附近有连续的地平面，这样这条线的阻抗就能保持连续，如果有段线附近没有了地参考，这样阻抗就会发生变化，不连续的阻抗从而会影响到信号的完整性。所以，布线的时候要把高速线分配到靠近地平面的层，或者高速线旁边并行走一两条地线，起到屏蔽和就近提供回流的功能。 第三，为什么说布线的时候尽量不要跨电源分割，这也是因为信号跨越了不同电源层后，它的回流途径就会很长了，容易受到干扰。当然，不是严格要求不能跨越电源分割，对于低速的信号是可以的，因为产生的干扰相比信号可以不予关心。对于高速信号就要认真检查，尽量不要跨越，可以通过调整电源部分的走线。（这是针对多层板多个电源供应情况说的） Q6：为什么要将模拟地和数字地分开，如何分开? Answer：模拟信号和数字信号都要回流到地，因为数字信号变化速度快，从而在数字地上引起的噪声就会很大，而模拟信号是需要一个干净的地参考工作的。如果模拟地和数字地混在一起，噪声就会影响到模拟信号。 一般来说，模拟地和数字地要分开处理，然后通过细的走线连在一起，或者单点接在一起。总的思想是尽量阻隔数字地上的噪声窜到模拟地上。当然这也不是非常严格的要求模拟地和数字地必须分开，如果模拟部分附近的数字地还是很干净的话可以合在一起。 Q7：单板上的信号如何接地? Answer：对于一般器件来说，就近接地是最好的，采用了拥有完整地平面的多层板设计后，对于一般信号的接地就非常容易了，基本原则是保证走线的连续性，减少过孔数量；靠近地平面或者电源平面，等等。 Q8：单板的接口器件如何接地? Answer：有些单板会有对外的输入输出接口，比如串口连接器，网口 RJ45 连接器等等，如果对它们的接地设计得不好也会影响到正常工作，例如网口互连有误码，丢包等，并且会成为对外的电磁干扰源，把板内的噪声向外发送。一般来说会单独分割出一块独立的接口地，与信号地的连接采用细的走线连接，可以串上 0 欧姆或者小阻值的电阻。细的走线可以用来阻隔信号地上噪音过到接口地上来。同样的，对接口地和接口电源的滤波也要认真考虑。 Q9：带屏蔽层的电缆线的屏蔽层如何接地?Answer：屏蔽电缆的屏蔽层都要接到单板的接口地上而不是信号地上，这是因为信号地上有各种的噪声，如果屏蔽层接到了信号地上，噪声电压会驱动共模电流沿屏蔽层向外干扰，所以设计不好的电缆线一般都是电磁干扰的最大噪声输出源。当然前提是接口地也要非常的干净。
二极管钳位（I/O的过压/浪涌保护） 使用场景 当我们的电路环境接收外部输入信号容易受到噪声影响，我们需要采取过压和浪涌保护措施，其中一个方式就是二极管钳位保护。钳位二极管选择肖特基二极管或者小信号二极管，正向压降低，结电容小。 过压：指电路中的电压超过了正常操作范围。 浪涌：指短时间内出现的电压或电流尖峰，可能对电路造成损害 肖特基二极管：具有正向压降低、反向恢复时间短、结电容小等特点，适合用于高频电路和需要快速响应的场合。 小信号二极管：通常用于处理小信号，其正向压降也较低，结电容相对较小，适用于对信号质量要求较高的电路。 选择这两种二极管作为钳位二极管，可以减小对电路正常工作的影响，同时提供有效的过压和浪涌保护。 结电容：二极管内部的寄生电容。结电容小意味着二极管在高频信号下的性能更好，不易引起信号的失真或衰减。 原理图 状态分析 以下假设均在未发生反向击穿等情况 静态状态（无输入信号） 当处于无信号状态时，由于D4、D5为钳位二极管，此时不导通。电路处于静态状态 正向输入信号状态 当INPUT端接收到正向电压信号时，D4导通，将电压钳制在D4导通电压附加。 D5此时不导通，为反向偏置状态。 R21限制流过D4的电流，保护电流不受大电流冲击。 IC-IN端接收到的电压信号将被D4钳制后的电压所决定。 负向输入信号状态 当INPUT端接收到反向电压信号时，D5导通，将电压钳制在D5导通电压附加。 D4此时不导通，为反向偏置状态。 R21限制流过D5的电流，保护电流不受大电流冲击。 IC-IN端接收到的电压信号将被D5钳制后的电压所决定。 过压保护状态 如果INPUT端接收到一个过高的正向或负向电压信号，D4或D5将分别导通，并将电压钳制在它们的正向导通电压附近，从而保护后续电路不受过压损害。 在这种情况下，R21同样起到限流作用，防止二极管因过大电流而损坏。 防反接保护电路 防反接保护（二极管） 使用场景 在实际电子设计中，防反接保护电路非常重要。最简单的就是利用二极管的单向导电性。 但是使用二极管有个弊端，就是二极管会有压降。 原理图 防反接保护（PMOS） 使用场景 前面介绍的二极管防反接的办法， 有压降的弊端，如果我们对电压要求很敏感的话，可以采用PMOS的方法来代替。 原理图 状态分析 PMOS在完全导通后，导通电阻很小，GS之间加了一个齐纳二极管防止输入电压超过MOS的Vgs，Vgs额定值为20V,这里一般用10V就可以满足。 直流浪涌电流抑制开关 适用场景 原理图 此电路可以解决负载中有大容量电容，电源端出现巨大浪涌电流的问题，启动时缓慢升高电压以抑制上电时的浪涌电流。电压升高的时间C1与R6决定，值增大，缓启动的时间变长。 背靠背防倒灌 使用场景 前面的防反接保护电路中说了，会有出现倒流的风险，特别是负载端是电池或者有大容量电容时，或者是电脑的USB给一些调试的同时外部还有电源，则会流向Vin侧，进而引发一系列故障 原理图 双三极管镜像电路防倒灌 该电路，防反接，输出基本不损失电压，不需要额外控制信号，可以防止电流回流。 原理图 双向电平转换(MOS管） 用MOS管进行电平转换，电路简单，可以实现双向通讯，用于2C等开漏总线上是肯定没问题的，但大家思考一下，此电路能用于串口、SPI或者其它推挽输出形式的电平转换吗？关于速率，如果太快信号也会失真，一般100K以内问题都不大，超出了就要实际观察下波形失真情况，看下能否接受，另外注意低端电压一定要低于等于高端电压。 原理图 RS485方向自动控制 我们都知道RS485是半双工通信，所以在传输的时候需要有使能信号，标明是发送还是接收信号，很多时候用一个O口控制就好了，但是有些低成本紧凑型的MCU上，一个O口也是很珍贵的因此，如果能实现硬件自动控制方向，像串口那样两条线通信了，也不需要程序控制，可以释放一个io 原理图 ESP32自动下载电路 这是一个ESP32系列或者ESP8266等电路的一个自动下载电路。可以用逻辑IC试下能自动下载，使用带DTR和RTS引脚的USB转UART芯片即可。芯片会自动帮我们发出进入烧写模式的信号，非常方便。 建议Type-C拉取5V/3A电流电路 这是一个ESP32系列或者ESP8266等电路的一个自动下载电路。可以用逻辑IC试下能自动下载，使用带DTR和RTS引脚的USB转UART芯片即可。芯片会自动帮我们发出进入烧写模式的信号，非常方便。
走线的宽度从3mil变成了4.5mil PCB设计中的“脖子设计”neck design 在PCB设计中，”Necking（缩颈设计）”特指在受限布线区域（如BGA、连接器下方）通过临时缩小线宽/线距实现走线穿出的设计方法。这种设计虽能解决高密度互连难题，但若处理不当会引发系统性风险。以下从实际工程案例出发，剖析关键缺陷。 Necking设计的典型缺陷 阻抗突变 某5G基站FPGA板卡案例：BGA区域采用4/4mil Necking设计（主通道6/6mil），导致28Gbps SerDes信号阻抗从85Ω突降至72Ω，眼图张开度下降40%。线宽w缩小20%引发阻抗变化超过15%，破坏信号完整性 电源走线的载流能力 新能源车控模块案例：电源线在BGA出口处从15mil缩至8mil，温升测试显示缩颈区域温度达98℃（超出安全阈值23℃） 线宽缩小导致截面积A减小，温升呈平方关系恶化 制造良率 某手机主板量产后发现：采用4mil Necking设计的BGA区域，ICT测试不良率是常规区域的5倍 微观分析：蚀刻因子（Etch Factor）<3时，4mil线宽侧蚀偏差达±1.2mil 一、全部走4.5mil，走不通 二、走NeckDesign，先走3mil，再走4.5mil，会有阻抗不连续、制造良率的问题。 三、全部走3mil？ 为什么BGA扇出时使用3mil，而后续走线加宽？为什么选择NeckDesign，而不选择一直走3mil呢？ 因为3mil有很多缺点： 铜箔附着力临界值：当线宽降至3mil（约76μm），铜箔与基材的剥离强度骤降40%以上。根据IPC-6012标准，3mil线宽需配合特殊表面处理（如化学镀镍金），否则在热应力测试中易发生铜箔剥离 蚀刻工艺窗口：3mil线宽要求蚀刻侧蚀量控制在±0.5mil以内，相当于普通工艺精度的3倍。某台系PCB厂的良率数据显示，持续3mil走线的报废率比5mil走线高17.8% 阻抗失控区：在FR4板材（εr=4.2）上，3mil线宽对应50Ω特性阻抗需要1.2mil介质厚度。这种薄介质层会导致： 传输线损耗增加（@10GHz时插入损耗比5mil线宽高1.2dB/inch） 邻近效应加剧（相邻走线间距<6mil时串扰增加8-12%） 趋肤效应恶化：3mil线宽在5GHz以上频率工作时，有效导电截面仅剩中心42%区域，电阻率飙升导致温升超标 热机械应力：某手机SoC实测数据显示，3mil走线在温度循环（-40℃~125℃）中的断裂概率是5mil走线的3.2倍 电迁移风险：根据Black's方程推算，3mil线宽在3A/mm²电流密度下的MTTF（平均失效时间）仅为常规设计的1/5 维修可行性：返修台热风枪作业时，3mil走线的热容过低，极易发生相邻线路熔断 制造成本曲线：线宽每缩小1mil，PCB加工费增加15-20%。某通信设备商的成本分析显示，全程3mil走线会使四层板成本增加37% 测试成本飙升：飞针测试机对3mil线宽的测试速度下降40%，且需要更昂贵的微针头 设计决策： 当BGA间距≤0.8mm时，可接受局部3mil走线，采用NeckDesign，但需满足： 单板3mil走线总长<15% 避开电源/时钟等关键网络 在DFM报告中标注特殊管控区域 增加2oz铜厚补偿载流能力 可以采用梯度过渡的方式，3.5/3.5mil → 过渡段：4/4mil（长度≥20mil）→ 主通道：5/5mil
确认电源电路的设计没有超过各设备所容许的损失是很重要的。怠慢这个的话器件可能会导致热破坏。该应用笔记中记载了使用 SiC MOSFET 的开关电路中开关动作时 SiC MOSFET 产生的功率损失的计算方法。 损耗測定电路 作为测量功率器件开关参数的标准方法，有双脉冲测试。测量 电路如 Figure 1 所示。双脉冲测试通过感应负载和电源进行。开关元件的负载大多使用电感器，为了与此条件相同，测试电 路也使用电感器。电源用于向电感器供给电压。信号发生器（G） 用于输出驱动 SiC MOSFET（Q1）栅极的脉冲。散装电容器（C1） 用于陡峭的供给瞬间大电流。这是为了补充电源的响应性。 Figure 2 显示具有代表性的双脉冲测试波形。最上面的波形是 栅极驱动脉冲，在最初的脉冲下降边缘测量截止参数，在第 2 个脉冲的上升边缘测量导通参数。Figure 3 中显示了关断部分的详细内容。从 VGS 下降到 90%开 始，到 VDD 下降 10%为止，定义为关断时间 toff。并且，在这 其中，将 VDS 下降到 VDD 的 90%为止的延迟时间 td（off）、VDS 从 90%到 10%的变化定义为下降时间 tf。（注：VDS 的 10%和 90%的表达与 IEC 60747-8 相反。） Figure 4 中表示导通部分的详细内容。从 VGS 上升 10%到 VDD 下降 90%的地方定义为导通时间 ton。并且，在这其中，VDS 从 VDD 的 10%下降到延迟时间 td（on），VDS 从 10%到 90%变化 的地方定义为上升时间 tr。（注：VDS 的 10%和 90%的表达与 IEC 60747-8 相反。） 接下来，参照 Figure 5 说明双脉冲测试各步骤的电流流动。步骤①：第一步是第一次开启区间。低边 SiC MOSFET Q1 接 通后，电源将向电感器供电。这时流向电感器的电流产生磁场， 将电能转换成磁能，并储存在电感器中。由于电感器电流与时 间成比例地增加，为了达到所需测试电流（ID），调整该区间的 脉冲宽度。步骤②：第二步是第一次的关断区间。Q1 关断后，电感器中累 积的磁能量会作为电流释放出来。电流通过续流二极管再次回 流到电感器。这种情况下的续流二极管是高边 SiC MOSFET Q2 的体二极管。该区间的脉冲宽度尽量缩短，使负载电流尽可能 接近一定。此外，还需要确保 Q1 的关机时间，因此设置满足 两个条件的时间。步骤③：第 3 步是第 2 次导通区间。Q1 导通后，在 ID 波形中 观察到过冲，这是直到前不久，在 Q2 的体二极管中顺向电流 导通的电流切换为反阻挡状态时，短时间反向导通的逆恢复电 流。这是通过高边 SiC MOSFET 的 ID（Q2）测量的。Q1 接通后， 电源再次向电感器供电。然后 ID从步骤②回流的电流值再次开 始增加。脉冲宽度要比第一脉冲短，以免设备因过电流和热量 而损坏。此外，因为 Q1 必须确保一定的导通时间，所以设定 满足两个条件的时间。 损失计算 在 Figure1 的测试电路中，低侧 SiC MOSFET 产生的损失有开 关损失和导通损失。理想的开关波形中，如 Figure 5 所示， VDS(Q1)和 ID(Q1)不会延迟，电压和电流会垂直变化。这种状态下 不会产生多余的电压和电流，所以不会发生损失。实际上由于 寄生电阻和寄生容量的影响会产生延迟，电压和电流波形会像 Figure 6 那样以 ton、toff 的倾斜变化。这个倾斜部分的电压和 电流重叠的部分是开关损失。在实际电路中，导通和关断时的过渡期电压和电流会呈指数变 化，但是观测到的波形很难用指数函数表示，所以用直线近似 来计算。根据 Figure 6 的波形，计算每个区间用 Q1 消耗的电力量。首 先，在导通 ton 及关断 toff 时间（开关时间）中消耗的电力量 WSW 可以近似于式（1）。 接着计算导通时消耗的功率。因为 Figure 6 在 TON 的区间 Q1 导通，所以 VDS 成为 Q1 的导通电阻和 ID 的积。导通电阻的值 参照数据表。功率 WON可通过式（2）近似。 接下来是 Q1 关断时的功率。Figure 6 是 TOFF 的区间，Q1 OFF 时 ID变为零，功率 WOFF变为零（式 3）。 Q1 的全部功率可以通过式（4）求出，成为式（1）到（3）的 总和。 另外，Q1 的功率损失可以用公式（5）计算。 如上所述，损失是通过对电压和电流重叠的部分进行积分近似 来计算的，但其他资料中也有不同的公式。例如，这个重叠的 部分有时会用更简化的公式来计算三角形和梯形的面积。在这 些例子中，即使简化了计算结果误差也很小的情况下使用。
1、低端运放电流检测方法： 分析下原理：运用运放的虚短特性，既得到了：V+ = V-；运用运放的虚断特性，既输入端和输出端没有电流流过。所以R3和R6流过电流相等。(VOUT-V-)/R3 = V-/R6；由上面两个式子即可得到VOUT = V+ * (R3 + R6)/R6；而又有：V+ = I * R8；所以有：I =V+ / R8 = VOUT * R6/(R3 + R6)/R8；电流就这样转换出来了，调整好几个电阻的阻值，Vout 用单片机的ADC采样即可。 2、高端电流检测电路 这个电路要检测电流最终的目的就是要得到图上VOUT和V1、V2的关系。先来分析下输入端，虚断可知：V+/R7 = （V2-V+)/R5；虚短得到：V+=V-；输入负极的一条路电流是相等的:（V--VOUT)/R1 = （V1-V-)/R2；通常在使用该电路的时候有R1 = R7、R2 = R5。综合上式有：VOUT = (V2-V1)*R1/R2；V2-V1 = I*R4;所以 I = VOUT*R2/(R1*R4) ;
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