一、不要急于使用自动布线 自动布线是 PCB设计软件的一项功能，可以让布线过程更容易，会遵循所有必要的规则在PCB布局中路由电路连接。 但会遇到以下问题： 低效路由 信号完整性问题 元件布局不合理 灵活性有限 不适合复杂的设计 不适合高密度 PCB 对路由的有限控制 兼容性问题 还是建议手动布线，你可以在放置完所有组件后，用自动布线来检查完成度。在布线过程中，如果某些关键连接点没有连接到，你可以使用自动路由轻松识别。 不要急于使用自动布线 二、元件放置 必须合理地放置元器件，例如例如连接、印刷电路板安装器件、电源电路、精密电路和重要电路按该顺序放置。元器件放置好了，有以下好处： 减少散热 增强信号完整性 提高可靠性 优化路由 元件放置 三、微调组件布局 在放置完元器件后，需要微调，有几个规则： 1、方向 确保相同的部件都面向相同的方向，有助于焊接。 左边在同一个方向，右边随意放置 2、排列 避免将较小的元件放在较大的元件后面，因为焊接大型元件可能会损坏小元件并导致安装问题 左边比较好，小元件夹在中间 3、SMT 和 THT元件 将所有表面贴装（SMT）元件放置在电路板的同一侧，所有通孔（THT）元件放置在电路板的顶部。 四、走线宽度和走线之间的间距 在布线过程必须要考虑走线宽度和走线之间的间距。这两个都会影响到许多，例如 受控阻抗 载流量 信号完整性 最小化串扰 热管理 五、布线 布线是PCB布局设计过程中元器件放置后重要的部分，必须要小心考虑PCB设计规则和指南，以及PCB走线设计。 1、确定使用标准轨道宽度 在设计中平衡使用的标准轨道尺寸，轨道太窄和太近，容易发生短路。 2、考虑承载电流的走线尺寸 细走线只能承载有限的电流。 PCB 走线的建议最大电流 电流 （安培） 1 盎司板的宽度 （千） 2 盎司板的宽度 （千） 1 10 5 2 20 15 3 50 25 3、固定印刷电路板焊盘与孔的比例和尺寸 通常使用大约 1.8:1（焊盘：孔）的比率，但有时使用比孔大 0..5 毫米的焊盘作为测量值。随着焊盘和孔尺寸的减小，比率也会变化。 布线 六、放置电源、地线和信号线 1、找到电源和地平面层 电源层和接地层应始终放置在电路板内部，同时保持对称和居中，可以防止电路板弯曲。 为了确保牢固稳定的走线宽度并消除组件之间的菊花链电源连接，建议在为 IC 供电时为每个电源使用公共通道。 2、信号走线连接 据原理图的设计连接信号线。通常建议在组件之间采用最短、最直接的路径。 元件必须在水平路径上无偏差地固定和定位，建议在电路板元件出口处主要水平走线，然后在出口后进行垂直走线。 由于焊接过程中焊料的迁移，元件将在水平方向上被固定。如下图的上半部分所示。 推荐接线方法（箭头表示焊料流动方向） 由于焊接过程中焊料流动，下图下半部分的信号走线机制可能会导致元件偏斜。 不推荐接线方法（箭头表示焊料流动方向） 3、定义网络宽度 PCB需要承载许多不同电流的网格，将决定所需的网络宽度，建议低电流模拟和数字信号的宽度为 10mil，当电流超过 0.3 A时，就加宽线路。 具体可以在网上找一个线宽计算器。 七、有效隔离 电源电路中的大电压和电流尖峰可能会干扰低电压电流控制电路。需要遵循以下以下技巧： 1、隔离 确保电源与电源和控制地隔离，如果必须要连接，要确保靠近电源路径的末端。 2、放置 如果中间有接地层，则提供微小的阻抗通道，屏蔽控制信号免受电源电路干扰。 模电隔离 八、散热问题 1、识别散热多的组件 先是考虑PCB上哪些组件散热最多，然后根据规则传递产生的热量，可以使用散热器和冷却风扇来保持组件温度较低，重要组件远离过热源。 2、添加热风焊盘 在通孔元件上使用热风焊盘，通过降低元件引脚处的散热率来使焊接更容易。 焊盘 九、DFM 检查 在 PCB布线布局完成后，必须要进行检查。 先从电气规则检查 (ERC) 和设计规则检查 (DRC) 开始，确保设计符合所有规则和限制。
在PCB设计中，工程师们往往对高速信号的完整性保持高度警惕，却容易忽视低速信号走线的阻抗控制问题。当相邻走线间距呈现不规则变化时，即便信号速率不高，仍然会引发意想不到的信号质量问题。这种间距变化带来的阻抗扰动，远比单纯考虑串扰问题更值得关注。 一些速率虽然不算特别高，但是对时序、信号质量有要求的数字接口，例如“SDIO”。我要注意走线间距的问题。 如果走线可以间距足够的大，例如满足3W，并且可以用GND隔离，并且足够的空间打GND地孔，那么也没什么纠结的。但是往往我们没有那么多足够的空间来走线。这时候，我们需要判断让两根线的间距增大一些。但是不要盲目铺GND 为什么不要随便在高速线旁边铺铜？ 那么，我们就像知道，此时50Mbps的信号，或者100Mbps的信号走线是否会干扰相邻信号。 我们实际场景中，只能做到2W，是否有串扰问题呢？ 空间受限时的妥协方案 若PCB空间不足，可采取以下平衡策略： 优先级分级 ： CLK信号 ：必须满足4W间距或地线隔离。 CMD信号 ：次优先级，≥3W间距。 DAT0-DAT3 ：组内等长优先，组间允许局部放宽至2.5W（需SI验证）。 局部密度调整 ： 非关键信号（如CD检测）可缩小间距至2W。 牺牲布线层 ： 将SDIO信号单独布置在一层，避免与其他高速信号（如DDR、USB）平行。 比“串扰”危害更大的是“阻抗变化” 如果我们做不到3W，把间距缩小为2W，除了串扰问题，还有什么问题呢？ 当 PCB 走线间距无法满足 3W 规则（即线中心距为 3 倍线宽），而只能采用 2W 时，会对信号完整性和 EMI 产生显著影响，具体问题及对策如下： 串扰增加 间距从 3W 减至 2W 时，相邻信号线间的电场耦合增强，串扰噪声可能增加 30%~50%（差分对更敏感）。 高频信号（如 PCIe Gen4 以上）的近端串扰（NEXT）可能超出规范要求，导致误码率上升。 阻抗偏差 差分对间距缩小会降低差分阻抗（典型值下降约 5~10Ω），若设计容差为 ±10%，可能超出允许范围。 单端线与参考平面的间距变化也会影响单端阻抗，导致反射增加。 EMI 辐射增大 紧密间距会增加共模电流辐射，尤其是当差分对不平衡时，EMI 可能超出 FCC/CE 认证限值。 虽然100MHz以下的信号对2W间距的相邻走线串扰影响是有限的，但是会影响阻抗，间距的变化会导致阻抗变化，从而引起反射，导致信号质量变差。我们还是把2W优化为2.5W。
走线的宽度从3mil变成了4.5mil PCB设计中的“脖子设计”neck design 在PCB设计中，”Necking（缩颈设计）”特指在受限布线区域（如BGA、连接器下方）通过临时缩小线宽/线距实现走线穿出的设计方法。这种设计虽能解决高密度互连难题，但若处理不当会引发系统性风险。以下从实际工程案例出发，剖析关键缺陷。 Necking设计的典型缺陷 阻抗突变 某5G基站FPGA板卡案例：BGA区域采用4/4mil Necking设计（主通道6/6mil），导致28Gbps SerDes信号阻抗从85Ω突降至72Ω，眼图张开度下降40%。线宽w缩小20%引发阻抗变化超过15%，破坏信号完整性 电源走线的载流能力 新能源车控模块案例：电源线在BGA出口处从15mil缩至8mil，温升测试显示缩颈区域温度达98℃（超出安全阈值23℃） 线宽缩小导致截面积A减小，温升呈平方关系恶化 制造良率 某手机主板量产后发现：采用4mil Necking设计的BGA区域，ICT测试不良率是常规区域的5倍 微观分析：蚀刻因子（Etch Factor）<3时，4mil线宽侧蚀偏差达±1.2mil 一、全部走4.5mil，走不通 二、走NeckDesign，先走3mil，再走4.5mil，会有阻抗不连续、制造良率的问题。 三、全部走3mil？ 为什么BGA扇出时使用3mil，而后续走线加宽？为什么选择NeckDesign，而不选择一直走3mil呢？ 因为3mil有很多缺点： 铜箔附着力临界值：当线宽降至3mil（约76μm），铜箔与基材的剥离强度骤降40%以上。根据IPC-6012标准，3mil线宽需配合特殊表面处理（如化学镀镍金），否则在热应力测试中易发生铜箔剥离 蚀刻工艺窗口：3mil线宽要求蚀刻侧蚀量控制在±0.5mil以内，相当于普通工艺精度的3倍。某台系PCB厂的良率数据显示，持续3mil走线的报废率比5mil走线高17.8% 阻抗失控区：在FR4板材（εr=4.2）上，3mil线宽对应50Ω特性阻抗需要1.2mil介质厚度。这种薄介质层会导致： 传输线损耗增加（@10GHz时插入损耗比5mil线宽高1.2dB/inch） 邻近效应加剧（相邻走线间距<6mil时串扰增加8-12%） 趋肤效应恶化：3mil线宽在5GHz以上频率工作时，有效导电截面仅剩中心42%区域，电阻率飙升导致温升超标 热机械应力：某手机SoC实测数据显示，3mil走线在温度循环（-40℃~125℃）中的断裂概率是5mil走线的3.2倍 电迁移风险：根据Black's方程推算，3mil线宽在3A/mm²电流密度下的MTTF（平均失效时间）仅为常规设计的1/5 维修可行性：返修台热风枪作业时，3mil走线的热容过低，极易发生相邻线路熔断 制造成本曲线：线宽每缩小1mil，PCB加工费增加15-20%。某通信设备商的成本分析显示，全程3mil走线会使四层板成本增加37% 测试成本飙升：飞针测试机对3mil线宽的测试速度下降40%，且需要更昂贵的微针头 设计决策： 当BGA间距≤0.8mm时，可接受局部3mil走线，采用NeckDesign，但需满足： 单板3mil走线总长<15% 避开电源/时钟等关键网络 在DFM报告中标注特殊管控区域 增加2oz铜厚补偿载流能力 可以采用梯度过渡的方式，3.5/3.5mil → 过渡段：4/4mil（长度≥20mil）→ 主通道：5/5mil
负载电容（IO电容）Cin对信号上升沿的影响 任何芯片IO都有输入电容，通常为2pf左右，加上寄生电容，大约3ps。这个电容相当于负载电容，高速信号在这个电容上建立电压，相当于给电容充电，电容的充电公式是： V0是电容初始电压，Vu充满后的电压值，假设V0=0V。那么上面公式简化为： 当t = RC时，Vt = 0.63Vu； 当t = 2RC时，Vt = 0.86Vu； 当t = 3RC时，Vt = 0.95Vu； 当t = 4RC时，Vt = 0.98Vu； 当t = 5RC时，Vt = 0.99Vu； 我们平时用的时间常数τe指电容两端电压从0V上升到1-1/e=1-37%=63%所需的时间（e=2.71828）； 利用上述公式，计算出上升时间10%~90%所需要的时间是： 如果传输线阻抗50Ω，Cin=3pf，则τ10-90=0.33ns。如果信号的上升时间小于0.33ns，电容的充放电效应将会影响信号的上升时间。如果信号的上升时间大于0.33ns，这个电容将使信号上升时间增加越0.33ns 负载电容对信号上升沿的直接影响就是延长了上升时间，如下图： 线路中途容性负载对信号的影响 测试焊盘，过孔，封装引线或者连接到互连线中途的短桩线，都有寄生电容，相当于容性负载。这些容性负载通常是pf级别。 假设这些容性负载导致阻抗突变为25Ω，这导致信号传输到这里，有负的信号被反射，然后入射信号降低。当信号到达负载端后返回，在这个点，又有负的信号返回到负载端。从波形上看就是信号幅度下降，下冲，振铃，上升时间增加。 下面计算一下线路中途负载电容的阻抗： 假设上升沿是线性的dV/dt=V/Tr； 如果C很小，则Zcap很大，如果远远大于50Ω，那么与传输线的阻抗并联，几乎不影响整个传输线阻抗。如果Zcap的值与传输线相当，它与传输线50Ω并联，形成比50Ω小的阻抗，就会引起信号完整性问题。 经验法则是Zcap>5x50Ω，就不会引起信号完整性问题。带入上述公式： 也即是： 假设上升时间是1nf，则允许的电容量为4pf；如果上升时间是0.25ns，则允许的电容量是1pf。 容性突变对信号上升时间的影响有一个经验公式： 50Ω传输线，对于2pf容性突变，传输信号的10-90%上升时间增加约50x2pf=100ps。50%门限的延迟累加约为0.5x50x2pf=50ps。 50%门限的延迟成为延迟累加，用这个衡量电容突变对延迟的影响比较准确。上面的经验公式比较准确，下面是仿真结果，基本能吻合： 要想降低电容突变对信号上升沿的影响，如果电容降低不了，就只能降低传输线阻抗了。 文章转载来源aircity123： https://blog.csdn.net/AirCity123/article/details/104088815?spm=1001.2014.3001.5501
PCB侧边电镀通过PCB的牢固连接并降低设备故障的可能性，特别是对于小型PCB和主板，这种电镀的例子常见于 Wi-Fi 和蓝牙模块中。
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