在PCB设计中，工程师们往往对高速信号的完整性保持高度警惕，却容易忽视低速信号走线的阻抗控制问题。当相邻走线间距呈现不规则变化时，即便信号速率不高，仍然会引发意想不到的信号质量问题。这种间距变化带来的阻抗扰动，远比单纯考虑串扰问题更值得关注。 一些速率虽然不算特别高，但是对时序、信号质量有要求的数字接口，例如“SDIO”。我要注意走线间距的问题。 如果走线可以间距足够的大，例如满足3W，并且可以用GND隔离，并且足够的空间打GND地孔，那么也没什么纠结的。但是往往我们没有那么多足够的空间来走线。这时候，我们需要判断让两根线的间距增大一些。但是不要盲目铺GND 为什么不要随便在高速线旁边铺铜？ 那么，我们就像知道，此时50Mbps的信号，或者100Mbps的信号走线是否会干扰相邻信号。 我们实际场景中，只能做到2W，是否有串扰问题呢？ 空间受限时的妥协方案 若PCB空间不足，可采取以下平衡策略： 优先级分级 ： CLK信号 ：必须满足4W间距或地线隔离。 CMD信号 ：次优先级，≥3W间距。 DAT0-DAT3 ：组内等长优先，组间允许局部放宽至2.5W（需SI验证）。 局部密度调整 ： 非关键信号（如CD检测）可缩小间距至2W。 牺牲布线层 ： 将SDIO信号单独布置在一层，避免与其他高速信号（如DDR、USB）平行。 比“串扰”危害更大的是“阻抗变化” 如果我们做不到3W，把间距缩小为2W，除了串扰问题，还有什么问题呢？ 当 PCB 走线间距无法满足 3W 规则（即线中心距为 3 倍线宽），而只能采用 2W 时，会对信号完整性和 EMI 产生显著影响，具体问题及对策如下： 串扰增加 间距从 3W 减至 2W 时，相邻信号线间的电场耦合增强，串扰噪声可能增加 30%~50%（差分对更敏感）。 高频信号（如 PCIe Gen4 以上）的近端串扰（NEXT）可能超出规范要求，导致误码率上升。 阻抗偏差 差分对间距缩小会降低差分阻抗（典型值下降约 5~10Ω），若设计容差为 ±10%，可能超出允许范围。 单端线与参考平面的间距变化也会影响单端阻抗，导致反射增加。 EMI 辐射增大 紧密间距会增加共模电流辐射，尤其是当差分对不平衡时，EMI 可能超出 FCC/CE 认证限值。 虽然100MHz以下的信号对2W间距的相邻走线串扰影响是有限的，但是会影响阻抗，间距的变化会导致阻抗变化，从而引起反射，导致信号质量变差。我们还是把2W优化为2.5W。
走线的宽度从3mil变成了4.5mil PCB设计中的“脖子设计”neck design 在PCB设计中，”Necking（缩颈设计）”特指在受限布线区域（如BGA、连接器下方）通过临时缩小线宽/线距实现走线穿出的设计方法。这种设计虽能解决高密度互连难题，但若处理不当会引发系统性风险。以下从实际工程案例出发，剖析关键缺陷。 Necking设计的典型缺陷 阻抗突变 某5G基站FPGA板卡案例：BGA区域采用4/4mil Necking设计（主通道6/6mil），导致28Gbps SerDes信号阻抗从85Ω突降至72Ω，眼图张开度下降40%。线宽w缩小20%引发阻抗变化超过15%，破坏信号完整性 电源走线的载流能力 新能源车控模块案例：电源线在BGA出口处从15mil缩至8mil，温升测试显示缩颈区域温度达98℃（超出安全阈值23℃） 线宽缩小导致截面积A减小，温升呈平方关系恶化 制造良率 某手机主板量产后发现：采用4mil Necking设计的BGA区域，ICT测试不良率是常规区域的5倍 微观分析：蚀刻因子（Etch Factor）<3时，4mil线宽侧蚀偏差达±1.2mil 一、全部走4.5mil，走不通 二、走NeckDesign，先走3mil，再走4.5mil，会有阻抗不连续、制造良率的问题。 三、全部走3mil？ 为什么BGA扇出时使用3mil，而后续走线加宽？为什么选择NeckDesign，而不选择一直走3mil呢？ 因为3mil有很多缺点： 铜箔附着力临界值：当线宽降至3mil（约76μm），铜箔与基材的剥离强度骤降40%以上。根据IPC-6012标准，3mil线宽需配合特殊表面处理（如化学镀镍金），否则在热应力测试中易发生铜箔剥离 蚀刻工艺窗口：3mil线宽要求蚀刻侧蚀量控制在±0.5mil以内，相当于普通工艺精度的3倍。某台系PCB厂的良率数据显示，持续3mil走线的报废率比5mil走线高17.8% 阻抗失控区：在FR4板材（εr=4.2）上，3mil线宽对应50Ω特性阻抗需要1.2mil介质厚度。这种薄介质层会导致： 传输线损耗增加（@10GHz时插入损耗比5mil线宽高1.2dB/inch） 邻近效应加剧（相邻走线间距<6mil时串扰增加8-12%） 趋肤效应恶化：3mil线宽在5GHz以上频率工作时，有效导电截面仅剩中心42%区域，电阻率飙升导致温升超标 热机械应力：某手机SoC实测数据显示，3mil走线在温度循环（-40℃~125℃）中的断裂概率是5mil走线的3.2倍 电迁移风险：根据Black's方程推算，3mil线宽在3A/mm²电流密度下的MTTF（平均失效时间）仅为常规设计的1/5 维修可行性：返修台热风枪作业时，3mil走线的热容过低，极易发生相邻线路熔断 制造成本曲线：线宽每缩小1mil，PCB加工费增加15-20%。某通信设备商的成本分析显示，全程3mil走线会使四层板成本增加37% 测试成本飙升：飞针测试机对3mil线宽的测试速度下降40%，且需要更昂贵的微针头 设计决策： 当BGA间距≤0.8mm时，可接受局部3mil走线，采用NeckDesign，但需满足： 单板3mil走线总长<15% 避开电源/时钟等关键网络 在DFM报告中标注特殊管控区域 增加2oz铜厚补偿载流能力 可以采用梯度过渡的方式，3.5/3.5mil → 过渡段：4/4mil（长度≥20mil）→ 主通道：5/5mil
负载电容（IO电容）Cin对信号上升沿的影响 任何芯片IO都有输入电容，通常为2pf左右，加上寄生电容，大约3ps。这个电容相当于负载电容，高速信号在这个电容上建立电压，相当于给电容充电，电容的充电公式是： V0是电容初始电压，Vu充满后的电压值，假设V0=0V。那么上面公式简化为： 当t = RC时，Vt = 0.63Vu； 当t = 2RC时，Vt = 0.86Vu； 当t = 3RC时，Vt = 0.95Vu； 当t = 4RC时，Vt = 0.98Vu； 当t = 5RC时，Vt = 0.99Vu； 我们平时用的时间常数τe指电容两端电压从0V上升到1-1/e=1-37%=63%所需的时间（e=2.71828）； 利用上述公式，计算出上升时间10%~90%所需要的时间是： 如果传输线阻抗50Ω，Cin=3pf，则τ10-90=0.33ns。如果信号的上升时间小于0.33ns，电容的充放电效应将会影响信号的上升时间。如果信号的上升时间大于0.33ns，这个电容将使信号上升时间增加越0.33ns 负载电容对信号上升沿的直接影响就是延长了上升时间，如下图： 线路中途容性负载对信号的影响 测试焊盘，过孔，封装引线或者连接到互连线中途的短桩线，都有寄生电容，相当于容性负载。这些容性负载通常是pf级别。 假设这些容性负载导致阻抗突变为25Ω，这导致信号传输到这里，有负的信号被反射，然后入射信号降低。当信号到达负载端后返回，在这个点，又有负的信号返回到负载端。从波形上看就是信号幅度下降，下冲，振铃，上升时间增加。 下面计算一下线路中途负载电容的阻抗： 假设上升沿是线性的dV/dt=V/Tr； 如果C很小，则Zcap很大，如果远远大于50Ω，那么与传输线的阻抗并联，几乎不影响整个传输线阻抗。如果Zcap的值与传输线相当，它与传输线50Ω并联，形成比50Ω小的阻抗，就会引起信号完整性问题。 经验法则是Zcap>5x50Ω，就不会引起信号完整性问题。带入上述公式： 也即是： 假设上升时间是1nf，则允许的电容量为4pf；如果上升时间是0.25ns，则允许的电容量是1pf。 容性突变对信号上升时间的影响有一个经验公式： 50Ω传输线，对于2pf容性突变，传输信号的10-90%上升时间增加约50x2pf=100ps。50%门限的延迟累加约为0.5x50x2pf=50ps。 50%门限的延迟成为延迟累加，用这个衡量电容突变对延迟的影响比较准确。上面的经验公式比较准确，下面是仿真结果，基本能吻合： 要想降低电容突变对信号上升沿的影响，如果电容降低不了，就只能降低传输线阻抗了。 文章转载来源aircity123： https://blog.csdn.net/AirCity123/article/details/104088815?spm=1001.2014.3001.5501
PCB侧边电镀通过PCB的牢固连接并降低设备故障的可能性，特别是对于小型PCB和主板，这种电镀的例子常见于 Wi-Fi 和蓝牙模块中。
把走在表层的线称为微带线（Microstrip Line），主要是由于其结构特点和信号传播方式具有“微型波导”的性质，这一命名来源于微波工程的理论基础。以下是具体原因： 1. “微带”命名的来源 “微”表示微型、紧凑：微带线的尺寸较小，通常是为了满足微波频段（高频信号）的小尺寸要求，与传统的大型波导（如同轴电缆或矩形波导）相比，它更为紧凑、适合 PCB。 “带”表示其带状的物理形态：微带线是指在 PCB 的表层走线时，信号线以平面带状的形式分布，线宽较窄但足够承载高频信号。 2. 与传统波导的对比 微带线在高频信号中具有类似于波导的功能，它通过基板下方的接地平面和表面的信号线来形成导电路径，限制电磁场的传播。 相比传统波导（如矩形波导或同轴电缆），微带线实现了更低的成本、更简单的制造工艺，同时保留了良好的高频性能。 3. 表层走线的特性 微带线的电磁场分布和设计特点决定了其作为表层传输线的独特优势： 电磁场传播特点： 微带线的电场分布在信号线和接地平面之间，部分在 PCB 的介质中，部分在空气中。 这种场分布使微带线的传播特性兼具空气和介质的影响。 优势： 走线容易，可直接在 PCB 表面加工。 阻抗容易调整，通过改变线宽、基板厚度等参数即可实现特定的阻抗匹配（如 50Ω 或 75Ω）。 4. “微带”与其他传输线的命名对比 相比于其他类型传输线，微带线的命名反映了其显著特征： 带状线（Stripline）：带状线走线埋在 PCB 内部，与微带线不同，电磁场完全限制在介质中。 共面波导（Coplanar Waveguide）：共面波导的信号线和接地线位于同一层，强调了“共面”的几何特性。 槽线（Slotline）：槽线通过接地平面的狭缝传播信号，命名反映了狭缝结构。 微带线（Microstrip Line）：它的信号线在表层，是表面波导的一种简化形式，体现了其“微型带状”特性。 5. 总结 微带线的命名反映了它的主要特点： “微”：表明其相较传统波导的小尺寸和集成度，适合在 PCB 上用于高频信号传输。 “带”：形容其带状的物理结构，信号线以带状形式在表层传播。 因此，表层的信号走线被称为微带线，既简洁又准确地描述了它的几何形状、工作原理和电磁特性。 PCB 走线方式多种多样，主要根据工作频率、阻抗匹配要求、电磁兼容性等因素来选择。以下是主要的 PCB 走线形式及其详细说明： 1. 微带线（Microstrip Line） 结构：导体线在介质（PCB基板）表面，下面是一层连续的接地平面。 特性： 单端传输线，易于制造。 信号主要在导线上方和周围传播，电场分布在空气和介质中。 特性阻抗由线宽 www、基板厚度 hhh、介电常数 ϵr\epsilon_rϵr 决定。 应用： 高频信号传输（如射频电路）。 低制造成本的单层或双层 PCB。 2. 带状线（Stripline） 结构：导体线嵌入在两层接地平面之间，完全被介质包裹。 特性： 电磁场完全限制在介质内部，因此辐射较低，电磁兼容性好。 阻抗更容易控制，但导线长度增加会带来更大的损耗。 对称结构提供了更好的信号完整性。 应用： 多层 PCB，尤其是对信号完整性要求高的高速数字信号传输。 3. 共面波导（Coplanar Waveguide, CPW） 结构：导体线和接地平面位于同一层，导线两侧有接地线，通常还有底部接地层。 特性： 适用于高频信号传输。 电磁场主要集中在导线和接地线之间。 阻抗易于调整，通过改变导线与接地线的间距即可。 分类： 开放式共面波导：无底部接地平面。 带底部接地的共面波导：有底部接地平面，抑制辐射损耗。 应用： 高频电路，如射频和微波通信电路。 4. 平行板波导（Parallel-Plate Waveguide） 结构：两层金属平面之间的信号传输，信号导体与地不直接接触。 特性： 适用于较宽频带的信号。 电磁场在两金属板间传播。 辐射损耗较小，但结构复杂。 应用： 特殊的射频设计。 5. 差分对（Differential Pair） 结构：两条紧密并行的导线，一条传递正信号，另一条传递负信号。 特性： 抗噪能力强，差分信号的噪声可以互相抵消。 对称布线可以减少 EMI（电磁干扰）。 阻抗控制重要，通常为 90Ω 或 100Ω。 应用： 高速数字信号，如 HDMI、USB、LVDS、以太网。 差分对确实可以分为微带线差分对和带状线差分对，主要根据差分对的走线位置（PCB 表层或内层）以及对应的电磁场分布和结构来分类。两者在设计、特性以及应用场景上有所不同，下面将进行详细的对比和说明： 1. 微带线差分对 定义： 微带线差分对是指差分对的两根信号线位于 PCB 的表层，且其参考平面（接地层）位于信号线的下方。 特点： 电磁场分布： 差分对之间的电磁场主要集中在两根差分线之间（差分模式）。 一部分场分布在 PCB 的介质中，另一部分暴露在空气中（因此有部分影响来自空气）。 传输阻抗： 通过线宽（w）、间距（s）、基板厚度（h）等参数设计实现特定的差分阻抗（通常为 100Ω 或 90Ω）。 适用频率： 适合高频或超高频场合，常用于信号速度要求高（如 GHz 级别）的场景。 优势： 易于加工：微带线差分对直接在 PCB 表层加工，制造简单。 便于调试和测试：表层走线可以更容易地接触探针或示波器进行测量。 缺点： 对环境干扰较敏感：由于部分电磁场暴露在空气中，易受到周围环境干扰（如相邻信号线的串扰、外界电磁辐射等）。 辐射略高：信号辐射比埋在内部的带状线差分对稍高。 2. 带状线差分对 定义： 带状线差分对是指差分对的两根信号线位于 PCB 的内层，并夹在两个参考平面（接地层或电源层）之间。 特点： 电磁场分布： 电磁场完全限制在 PCB 的介质中，差分模式的场集中在差分对之间。 周围的接地层（上下接地平面）对信号提供了更好的屏蔽效果。 传输阻抗： 通过差分线的线宽（w）、间距（s）、介质厚度（h 和 b）等参数设计实现特定的差分阻抗。 适用频率： 更适合超高频、高速信号（如 PCIe、SATA 等高速接口），特别是对电磁干扰要求严格的场景。 优势： 抗干扰能力强：由于电磁场限制在介质中，外界的干扰被显著减小。 辐射低：带状线结构的电磁场更加集中，信号辐射低。 缺点： 加工复杂：需要设计成内层走线，制造工艺稍复杂。 不便于调试：内层信号不容易接触到探针或测试设备。 6. 悬空线（Suspended Line） 结构：导体线悬空在空气中，接地面位于导线下方。 特性： 电磁场分布大部分在空气中，损耗小。 制作复杂，不常用于常规 PCB。 应用： 高频/低损耗传输需求。 7. 嵌入式波导（Embedded Waveguide） 结构：信号线嵌入介质中，同时被上下接地平面包围。 特性： 对电磁场的约束更强。 电磁干扰低，适合高密度设计。 应用： 高可靠性和高频应用，如 5G、毫米波通信。 8. 槽线（Slotline） 结构：接地平面上有一条窄缝隙，信号通过缝隙传播。 特性： 信号沿缝隙传输。 通常与共面波导结合使用。 应用： 微波天线和滤波器。 9. 跳线（Wire Bond） 结构：使用导线或焊接跳线来连接两点。 特性： 辐射损耗较高。 用于跨越 PCB 的复杂布线，但不适合高频信号。 应用： 调试或低频电路。 对比总结 类型 电磁干扰 制作难度 阻抗控制 应用场景 微带线 较高 容易 一般 射频/高速数字信号 带状线 低 较难 精确 高速数字信号传输 共面波导 较低 较容易 容易 高频射频信号 差分对 低 较难 精确 高速数字信号 槽线 中 较难 一般 微波天线 平行板波导 低 较复杂 精确 宽频带信号传输 悬空线 最低 难 精确 高频/低损耗场景
瞬态电压抑制二极管（TVS，Transient Voltage Suppressors）二极管，是一种在传统齐纳二极管工艺基础之上制造的一种电路保护元器件，也被称为 瞬变抑制二极管、瞬态电压抑制器、雪崩击穿二极管 等。其具有单向与双向之分，当两端经受瞬间高能量冲击时，就会以皮秒级别的速度将两端的阻抗值由高阻抗变化为低阻抗，从而将瞬间大电流接地，并把两端的电压箝制在一个预定的数值上，进而确保后级电路不会受到瞬态高压尖峰脉冲的影响。 总而言之，TVS 二极管凭借皮秒级导通速率、大瞬态功率、低漏电流与电容、容易控制的箝位电压、击穿电压偏差小、可靠性高、体积小 等优势，被广泛应用于敏感电路的过压保护当中（特别是 ESD 静电防护）。目前国际市场上比较主流的 TVS 生产制造企业有 美国威世 Vishay、美国力特 Littelfuse、日本安森美 Onsemi、荷兰安世 Nexperia 等厂家，而国内最近几年也涌现出了 乐山无线电 LRC、台州电子 TechPublic 以及国巨旗下的 君耀电子 BrightKing 等比较有实力的供应商。 原理图符号 瞬态电压抑制器（TVS，Transient Voltage Suppressors）狭义上是指雪崩击穿二极管，这是一种二极管形式的高效保护器件，通常采用较大尺寸的 SMA 或者 SMB 封装，结电容比较大，主要运用在防浪涌防护以及电源 ESD 等领域。而广义上的 TVS 是指包含有 TVS 二极管的 ESD 专用防护器件，其原理图符号如下图所示： 单向 & 双向 TVS 二极管可以具体划分为单向和双向两种类型，双向 TVS 主要应用于交流电压电路，而单向 TVS 一般运用于直流电路（使用的时候需要反接在电路当中，这意味着使用的时候需要注意极性。考虑到物料规格的统一，以及采购成本的差异较为细微，双向 TVS 在实际生产环境下使用更为普遍）。 当单向 TVS 二极管被应用于直流电路，在电路正常工作的时候，TVS 处于截止状态（高阻态），不影响正常工作。但是当电路中出现瞬态电压突变（达到 TVS 的雪崩击穿电压），TVS 二极管就会迅速由高阻态转变为低阻态，将由于异常过压所导致的瞬态电流接入到地平面，同时将这个瞬态电压箝位在一个比较低的水平，进而保护后级电路免遭瞬态电压突变的损坏（瞬态电压突变消失以后，TVS 二极管又会恢复为高阻态）。 伏安特性参数 涉及选型的 TVS 二极管伏安特性参数，主要涉及到 VRWM、IR、VBR、IPP、VC、Cj 六个，阅读时请结合如下的伏安特性曲线图： 反向截止电压 VRWM：不会造成 TVS 二极管损坏的最高峰值电压（如果是交流电压则使用真有效值表示），低于该参数时 TVS 不会导通，设计电路的额定工作电压（5V 或者 3.3V）应当低于这个参数。 反向漏电流 IR：当工作在低于反向截止电压 VRWM 的时候，TVS 所承受的最大反向电流。也就是说如果向 TVS 两端施加电压 VRWM，此时通过的电流就是 TVS 的漏电流 IR。通常情况下，这个参数小于 0.1uA 微安。 击穿电压 VBR：即 ESD 防护生效的电压，只要超过该参数，TVS 二极管就会击穿导通。导通时间一般不会超过 400 毫秒，避免较大电流损坏元器件。 脉冲峰值电流 IPP：峰值反向脉冲电流是指 TVS 按照 IEC61000-4-5:2014 或者 GB/T 17626.5-2019 标准，使其工作在规定的 8/20 微秒或 10/1000 微秒的脉冲波形下，此时 TVS 所允许通过的最大峰值电流。也就是达到箝位电压 VC 的时候，通过 TVS 二极管的电流，超过该参数会导致 TVS 的损毁。 箝位电压 VC：即通过峰值脉冲电流 IPP 的时候，TVS 两端产生的峰值电压。IPP 以及 VC 这两个参数相互联系，主要用于衡量 TVS 抵抗浪涌脉冲电流以及限制电压的能力。IPP 越大耐电流冲击能力越强，VC 越小说明 TVS 的箝位特性越好。 脉冲峰值功率 Ppp：即 箝位电压 VC 与峰值脉冲电流 IPP 的乘积，超过该参数同样会造成 TVS 二极管的损毁。 结电容 Cj：即 TVS 当中的寄生电容，高速电路设计过程当中，需要重点关注这个参数，结电容过大会影响到信号的完整性。 本文接下来的内容当中，会对上述一系列的 TVS 二极管选型参数，进行更加详细的说明。 反向截止电压 VRWM 正常情况下，TVS 二极管应当处于截止状态（没有导通），因此 TVS 的反向截止电压 VRWM 应当大于被保护电路的工作电压，从而确保 TVS 不会影响被保护电路的正常工作，反向截止电压 VRWM 的取值可以通过下面的参考公式计算得到： VRWM=(1.1∼1.2)×VCC 如果 VRWM 比被保护电路的额定工作电压更大，那么 TVS 二极管的漏电流就会越小。反之，VRWM 越小，TVS 二极管的箝位电压 VC 就会越小，对于后级电路的保护效果会相对更好。 注意：上述公式当中的 VCC 等于被保护电路的工作电压，例如 12V、5V、3.3V、1.8V 等等。 箝位电压 VC TVS 二极管的箝位电压 VC，应当小于被保护电路最大可承受的瞬态安全电压，否则当 TVS 处于箝位状态的时候，VC 会损坏后级的被保护电路: VC
高速信号的上升沿陡峭性确实是RE和SI之间矛盾的核心点之一，特别是在高频电路和高速数字信号设计中。这种矛盾主要体现在信号完整性（SI）与辐射发射（RE）的对立需求上： 1. 上升沿陡峭与SI/RE的关系 上升沿越陡峭： SI（信号完整性）变好： 上升沿的陡峭性决定了信号的带宽。更快的上升沿意味着更高的频率分量参与信号的传输，从而更好地还原数字信号的形态（如方波的高对比边缘），提高接收端的解码准确性。 RE（辐射发射）变差： 上升沿越陡峭，信号中的高频分量越多，这些高频分量容易通过传输线、连接器和PCB走线辐射出去，导致系统的辐射发射增加，难以满足EMC标准。 上升沿变缓： SI变差： 当上升沿减缓时，信号的高频分量被削弱，这会导致信号失真（如边沿模糊、过冲/下冲减少）。特别是在长距离传输或高速信号中，接收端可能无法正确识别信号的逻辑电平。 RE变好：减缓上升沿实际上是对信号进行低通滤波，削弱了高频分量，从而减少了辐射发射，提高了系统的EMC性能。 方波 方波是一种理想信号，理论上包含无穷多的奇次谐波分量，其幅值按1/n1/n1/n（n为谐波阶数）衰减。 方波的频谱特性： 高频成分非常丰富，且延伸到很高的频率。 上升沿极为陡峭，对应频域中的高频谐波能量较强。 在实际电路中，方波会引发较大的辐射发射问题（RE差）。 梯形波 梯形波的上升沿相对方波更平缓，是方波经过带宽限制（例如低通滤波）后产生的结果。 梯形波的频谱特性： 谐波能量被大幅削弱，尤其是高频分量。 上升时间的延长等效于信号频谱的低通滤波，使高频分量逐渐减少，频谱带宽与上升时间成反比。 高频成分减少导致辐射发射（RE）降低。 对比 频谱范围（带宽）： 梯形波的频谱能量集中在较低频段，而方波频谱能量分布更广。 信号高频分量： 方波的高频成分显著高于梯形波。 (a)方波时域波形 (a)梯形波时域波形 我们对方波和梯形波的展开系数做对数运算，则两种波形在频谱上体现出梯形波的高频分量明显比方波更小，其高频对外辐射也会更小。 方波的包络，如图14.8（a）所示，形波的包络，如图14.8（b）所示 （a）方波的频谱包络 （b）梯形波的频谱包络 (1) RE（辐射发射）的影响 梯形波的优势： 梯形波的上升沿更平缓，高频谐波成分被显著抑制。这减少了高频噪声的产生，降低了天线效应，使辐射发射问题显著改善。 原因分析： 电磁辐射的强度与信号频谱中的高频成分成正比，高频分量的减少直接降低了电磁辐射。 方波的劣势： 方波因其陡峭的上升沿，频谱中高频分量非常强，容易耦合到PCB走线或连接线中，导致辐射发射显著增加。 (2) SI（信号完整性）的影响 梯形波的劣势： 上升沿的平缓性会导致信号过渡时间变长，接收端可能无法准确识别电平的变化，尤其是在高速传输中： 信号眼图变差：信号的过渡区域变宽，容易引发码间干扰（ISI）。 信号边沿模糊：接收端对时钟的锁定难度增加，误码率提高。 方波的优势： 陡峭的上升沿提供了清晰的过渡区域，信号完整性较好，接收端可以更准确地识别信号。 2. 高速信号上升沿的设计权衡 如何在SI和RE之间找到平衡点，主要取决于信号的速率要求和系统的EMC设计目标： (1) 上升沿速率的控制 通过驱动能力调节上升沿陡峭性： IC厂商通常允许通过调整驱动能力或负载匹配电路，来适当减缓上升沿的陡峭性。例如： 调低驱动强度以降低高频噪声。 对高速信号使用专用驱动器，优化其带宽和边沿速率。 选用合适的信号速率： 如果信号速率允许，可以通过降低数据速率（如减少过高的冗余频率），减小信号高频成分的比例。 (2) 终端匹配与阻抗控制 终端匹配可以同时改善SI和RE： 通过合理的终端阻抗匹配（如加匹配电阻或RC网络），可以减少信号反射和振铃现象，从而降低辐射发射，同时保证信号完整性。 (3) 使用缓冲电路或滤波器 缓冲电路： 在信号链中加入缓冲驱动器，以限制上升沿速率，削减高频成分，降低RE。 滤波器： 添加适当的低通滤波器（如串联小电感或并联小电容），可以减弱上升沿中的高频分量，同时控制RE。 (4) 差分信号设计 差分信号的优势： 差分信号通过相位相反的两根线传输信号，高频成分仍然存在，但因为共模信号相互抵消，对外的辐射发射显著降低，同时保持信号完整性。 (5) PCB布局与接地 确保回流路径尽可能短且完整，减小高频信号回路面积。 为关键高速信号布置专用地平面，避免耦合干扰。 3. 具体工程实践中的优化方法 在实际设计中，针对上升沿的处理通常需要结合以下方法： 选择适当的驱动器：根据实际需求，不要一味追求过快的上升沿速率，优先选用带有可调速率的驱动器。 仿真分析：在高速信号设计中，通过工具（如ADS、SPICE、HyperLynx）仿真上升沿速率对SI和RE的影响，找到最佳的边沿速率。 EMC与SI测试结合：在实验室中，使用信号质量分析仪和EMC测试设备，观察上升沿调整对信号完整性和辐射发射的实际影响。 4. 总结 高速信号的上升沿速率是SI和RE矛盾的关键点。 陡峭的上升沿：提高SI，但加剧RE问题。 缓慢的上升沿：改善RE，但可能降低SI。
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