FPGA和CPLD-可编程逻辑器件-第71页-面包板社区

 

FPGA/CPLD

首页 FPGA/CPLD

用户945798 2016-2-5 01:07: 第4讲移位寄存器与串并转换; 移位寄存器与串并转换实验目的：（ 1 ）用位拼接操作符实现移位寄存器（注意区分左移与右移）；（ 2 ）利用移位寄存器实现串 — 并转 ...; 6299 27 0 27

串并转换移位寄存器 $readmemb

用户1816300 2016-2-3 09:06: 【博客大赛】建立第一个工程--启航篇（基于Vivado2014.1）; 第一个工程的建立我的环境： Window 7 旗舰版 64 位， Vivado 2014.1 目前， ISE 开发环境已 ...; 1490 17 1 18

博客大赛

用户1816300 2016-2-3 09:06: 【博客大赛】vavido2014.1和Modelsim10.1c联合仿真; Vivado 和 ModelSim 联合仿真以前在使用 Xilinx 芯片时，用的开发环境都是 ISE ，最近做项目需要用到 ZYNQ ，就开始学习 Vivado 开 ...; 2021 19 0 19

博客大赛

用户1816300 2016-2-3 09:04: 【博客大赛】FPGA学习经验总结之二：AXI4-Stream协议; AXI4-Stream 协议总结 AXI4-Stream 去掉了地址项，允许无限制的数据突发传输规模；一、接口信号描述 ...; 3697 17 0 17

博客大赛

小梅哥 2016-2-1 17:58: 【博客大赛】小梅哥FPGA学习笔记之将sof文件和NIOS II的elf固件合并为jic文件; 我们在学习和调试NIOS II工程的时候，一般都是先使用Quartus II软件中提供的Quartus Programmer来烧写FPGA配置文件（SOF），然后NIOS II EDS中提供 ...; 3936 23 4 27

fpga nios 博客大赛 jic 小梅哥芯航线 sof

用户1618007 2016-2-1 16:54: 评论：@coyoo's Blog 博客中提到的“【博客大赛】使用Qsys快速创建ALTERA PCIe设计介绍（续）”; pcie下; 816 4 0 4

用户1618007 2016-2-1 16:53: 评论：@coyoo's Blog 博客中提到的“【博客大赛】使用Qsys快速创建ALTERA PCIe设计介绍”; pcie上; 637 5 0 5

用户1618007 2016-2-1 13:52: 评论：@emesjx's Blog 博客中提到的“NiosII程序编译时出现onchip_mem不够问题及解决方法”; mark; 770 3 0 3

用户1618007 2016-2-1 13:47: 评论：@emesjx's Blog 博客中提到的“Altera FPGA带NiosII内核程序的JTAG下载方法总结”; mark; 589 9 0 9

用户1737577 2016-2-1 09:43: 评论：@wdzfd's Blog 博客中提到的“[z]一个合格的FPGA工程师需要掌握哪些知识？”; nice; 910 16 0 16

小梅哥 2016-2-1 08:42: 【博客大赛】小梅哥FPGA学习笔记之Verilog语法基础讲解之参数化设计; 在Verilog语法中，可以实现参数化设计。所谓参数化设计，就是在一个功能模块中，对于一个常量，其值在不同的应用场合需要设置为不同的置，则 ...; 2355 27 2 29

fpga verilog 博客大赛小梅哥芯航线参数化设计

小梅哥 2016-1-29 23:40: 【博客大赛】小梅哥FPGA学习笔记之带有JTAG UART 的NIOS II处理器系统异常死机问题解析; 今天，有网友在群里提问“我这个简单的闪灯程序（无其它任何多余的逻辑或*.c），运行久了，居然会死机！运行环境：EPCQ+片上RAM+NIOS II的方 ...; 2443 22 3 25

fpga nios 博客大赛小梅哥芯航线运行

小梅哥 2016-1-29 17:59: 【博客大赛】小梅哥和你一起深入学习FPGA之Verilog HDL基础语法讲解之模块代码基本结构; 小梅哥接触过不少的从0开始接触Verilog语法的朋友，他们对于语法的掌握基本趋近于0，对于使用Verilog描述一个逻辑模块的最基本结构都不清 ...; 2287 19 1 11

fpga 博客大赛 verilog语法小梅哥芯航线

用户1827051 2016-1-29 15:48: 3级积分器的verilog实现; module integrator( clk,rst,x_in,y_out ); input clk,rst; input x_in; output y_out; reg intreg0; reg intr ...; 6863 20 0 20

积分器

用户1827051 2016-1-29 10:22: 同verilog实现输入信号的四倍插值; module interpolate4( clk,reset,x,y ); input clk; input reset; input x; output reg y; reg cnt; ...; 3464 22 0 22

插值

1 ... 67 68 69 707172 73 74 75 ... 500 / 500 页下一页

关闭站长推荐

上一条

/3

下一条