FPGA和CPLD-可编程逻辑器件-第71页-面包板社区

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用户1857017 2016-2-27 11:35: FPGA牛人给FPGA初学者入门留下的几点心得体会; 我起初的 FPGA 学习历程，走了不少弯路，现在看来，如果采用自学的方式，这些弯路也是多数人会遇到的： 1. 买一本书，花大量的时间学习语法； 2. 到 ...; 854 7 0 7

明德扬心得体会

特权ilove314 2016-2-26 15:28: Xilinx FPGA入门连载51：FPGA 片内FIFO实例之功能概述; Xilinx FPGA 入门连载 51 ： FPGA 片内 FIFO 实例之功能概述特权同学，版权所有配套例程和更多资料下载链接： ...; 1124 11 0 11

xilinx fpga入门

用户1826666 2016-2-21 03:26: 夜寂寥、生活、随笔; 行走中的反思离上次写随笔有一年光阴了，写在冬天可能它给人的冷静更多些吧。感到欣慰的是今年陪伴外婆的时间比以往长许多，也会主动去关心 ...; 820 5 0 5

coyoo 2016-2-16 11:56: 【博客大赛】通过脚本直接生成JIC文件的方法; 大家知道Altera的FPGA可以通过EPCS这种Flash性质的配置芯片来进行配置，而EPCS芯片的烧写有两种方式，一种是直接通过AS口直接独立烧写POF文件 ...; 2862 24 0 24

博客大赛 jic sof cof pof

用户1816300 2016-2-15 08:46: 【博客大赛】FPGA学习经验总结之一：AXI4协议; AXI4协议总结 AXI（Advanced eXtensible Interface）是一种总线协议，该协议是ARM公司提出的AMBA（Advanced Microcontroller Bus Architecture）3.0 ...; 5026 18 3 21

博客大赛

用户1866214 2016-2-9 20:39: 咨询：ad9910ram模式控制 verilog; 您好，想用ad9910产生90-110MHz正弦波扫频，求采用ram模式的verilog代码，参考下，谢谢。; 1376 17 0 17

am verilog ram ad a

shenzhenghao1984_379129130 2016-2-7 01:03: AVR微控制器处理正交编码器信号只需不到1μs的时间; 高速读取正交编码器信号(比如1MHz，或1m/s，分辨率是1μm)通常需要专用硬件。本设计实例展示了一种简单的方案，它只使用了一个型号为ATtiny2313A的AVR微控制器就 ...; 2390 29 0 29

AVR微控制器中断处理

用户945798 2016-2-6 14:13: 第2讲 case语句及task任务块; 第二讲 case 语句及 task 任务块实验任务：（ 1 ）用 case 语句实现具有译码功能的模块（类似于 3-8 译码器）；（ 2 ） ...; 3531 33 0 33

case task 锁存器

用户945798 2016-2-6 14:12: 新的开始——第1讲复习verilog的基本语法及modelsim功能仿真; 时过一年多后，我又重新拾起了 FPGA 这个工具，重启 FPGA 学习之路。为什么我会突然又继续学习 FPGA 呢？因为我的学位论文里需要用到它，我想把那个项 ...; 1819 22 0 22

fpga，计数器，d触发器，异步复位

用户945798 2016-2-5 15:00: 第3讲状态机1--序列检测器; 序列检测器实验目的：用状态机设计一个序列检测器，实现对序列 10010 的检测。状态转换图如下：图 1 序列检测器的状态 ...; 5798 22 0 22

状态机独热码序列检测器

用户945798 2016-2-5 14:49: 第3讲状态机2--两段式状态机; 两段式状态机实验目的：用两段式状态机描述法设计如图 1 所示的状态图转换图。图 1 状态转换图由图 1 可知 ...; 3500 19 0 19

独热码两段式状态机

用户945798 2016-2-5 01:07: 第4讲移位寄存器与串并转换; 移位寄存器与串并转换实验目的：（ 1 ）用位拼接操作符实现移位寄存器（注意区分左移与右移）；（ 2 ）利用移位寄存器实现串 — 并转 ...; 6381 27 0 27

串并转换移位寄存器 $readmemb

用户1816300 2016-2-3 09:06: 【博客大赛】建立第一个工程--启航篇（基于Vivado2014.1）; 第一个工程的建立我的环境： Window 7 旗舰版 64 位， Vivado 2014.1 目前， ISE 开发环境已 ...; 1532 17 1 18

博客大赛

用户1816300 2016-2-3 09:06: 【博客大赛】vavido2014.1和Modelsim10.1c联合仿真; Vivado 和 ModelSim 联合仿真以前在使用 Xilinx 芯片时，用的开发环境都是 ISE ，最近做项目需要用到 ZYNQ ，就开始学习 Vivado 开 ...; 2074 19 0 19

博客大赛

用户1816300 2016-2-3 09:04: 【博客大赛】FPGA学习经验总结之二：AXI4-Stream协议; AXI4-Stream 协议总结 AXI4-Stream 去掉了地址项，允许无限制的数据突发传输规模；一、接口信号描述 ...; 3786 17 0 17

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