顾名思义，SAR ADC实质上是实现一种二进制搜索算法。所以，当内部电路运行在数兆赫兹(MHz)时，由于逐次逼近算法的缘故，ADC采样速率仅是该数值的几分之一。
SAR ADC的架构：
尽管实现SAR ADC的方式千差万别，但其基本结构非常简单(见图1)。模拟输入电压(VIN)由采样/保持电路保持。为实现二进制搜索算法，N位寄存器首先设置在中间刻度(即：100... .00，MSB设置为1)。这样，DAC输出(VDAC)被设为VREF/2，VREF是提供给ADC的基准电压。然后，比较判断VIN是小于还是大于VDAC。如果VIN大于VDAC，则比较器输出逻辑高电平或1，N位寄存器的MSB保持为1。相反，如果VIN小于VDAC，则比较器输出逻辑低电平，N位寄存器的MSB清0。随后，SAR控制逻辑移至下一位，并将该位设置为高电平，进行下一次比较。这个过程一直持续到LSB。上述操作结束后，也就完成了转换，N位转换结果储存在寄存器内。
图1. 简单的N位SAR ADC架构
图2给出了一个4位转换示例，y轴(和图中的粗线)表示DAC的输出电压。本例中，第一次比较表明VIN < VDAC。所以，位3置为0。然后DAC被置为01002，并执行第二次比较。由于VIN > VDAC，位2保持为1。DAC置为01102，执行第三次比较。根据比较结果，位1置0，DAC又设置为01012，执行最后一次比较。最后，由于VIN > VDAC，位0确定为1。
图2. SAR工作原理(以4位ADC为例)
注意，对于4位ADC需要四个比较周期。通常，N位SAR ADC需要N个比较周期，在前一位转换完成之前不得进入下一次转换。由此可以看出，该类ADC能够有效降低功耗和空间，当然，也正是由于这个原因，分辨率在14位至16位，速率高于几Msps (每秒百万次采样)的逐次逼近ADC极其少见。一些基于SAR结构的微型ADC已经推向市场。MAX1115/MAX1116和MAX1117/MAX1118 8位ADC以及分辨率更高的可互换产品MAX1086和MAX1286 (分别为10位和12位)，采用微小的SOT23封装，尺寸只有3mm x 3mm。12位MAX11102采用3mm x 3mm TDFN封装或3mm x 5mm µMAX®封装。
SAR ADC的另一个显着的特点是：功耗随采样速率而改变。这一点与闪速ADC或流水线ADC不同，后者在不同的采样速率下具有固定的功耗。这种可变功耗特性对于低功耗应用或者不需要连续采集数据的应用非常有利(例如，用于PDA 数字转换器)。
SAR的深入分析
SAR ADC的两个重要部件是比较器和DAC，稍后我们可以看到，图1中采样/保持电路可以嵌入到DAC内，不作为一个独立的电路。
SAR ADC的速度受限于：
·DAC的建立时间，在这段时间内必须稳定在整个转换器的分辨率以内(如：? LSB)
·比较器，必须在规定的时间内能够分辨VIN与VDAC的微小差异
·逻辑开销
DAC
DAC的最大建立时间通常取决于其MSB的建立时间，原因很简单，MSB的变化代表了DAC输出的最大偏移。另外，ADC的线性也受DAC线性指标的限制。因此，由于元件固有匹配度的限制，分辨率高于12位的SAR ADC常常需要调理或校准，以改善其线性指标。虽然这在某种程度上取决于处理工艺和设计，但在实际的DAC设计中，元件的匹配度将线性指标限制在12位左右。
SAR ADC的主要优点是低功耗、高分辨率、高精度、以及小尺寸。由于这些优势，SAR ADC常常与其它更大的功能集成在一起。SAR结构的主要局限是采样速率较低，并且其中的各个单元(如DAC和比较器)，需要达到与整体系统相当的精度。
一般dsp和mcu中集成的8位、12位、16位ADC多数是SAR型的，如ADI(Blackfin),STC，silabs等。
双积分式A/D转换器的基本原理是：先对输入模拟电压进行固定时间的积分，然后转为对标准电压的反相积分，直至积分输入返回初始值，这两个积分时间的长短正比于二者的大小，进而可以得出对应模拟电压的数字量。这种A/D转换器的转换速度较慢，但精度较高。由双积分式发展为四重积分、五重积分等多种方式，在保证转换精度的前提下提高了转换速度。常用的有ICL7135、ICL7109等。
Σ-Δ型AD由积分器、比较器、1位D/A转换器和数字滤波器等组成。原理上近似于积分型，将输入电压转换成时间(脉冲宽度)信号，用数字滤波器处理后得到数字值。电路的数字部分基本上容易单片化，因此容易做到高分辨率。主要用于音频和测量。这种转换器的转换精度极高，达到16到24位的转换精度，价格低廉，弱点是转换速度比较慢，比较适合用于对检测精度要求很高但对速度要求不是太高的检验设备。常用的有AD7705、AD7714等。
△∑ADC由一个△∑调制器以及后序的数字抽样滤波器组成。 调制器由一个带DAC的反馈回路纽成，回路中包括了一个比较器及一个积分器。回路通过时钟同步。基本组成架构见图1所示。
△∑转换器拥有非常高的分辨率，可理想的用于转换极宽频率范围(从直流到好几个MHz)的信号。在△∑ADC中，输入信号先通过一个调制器实现过采样，而后由数字滤波器所产生的、采样率较低的高分辨率数据流完成滤波及抽取。
△∑的架构模式允许牺牲分辨率来换取速度，或同时折衷换取速度及功耗。正是数据率、分辨率、功耗三者之间密切且不间断的联系，使得△∑转换器格外的灵活。在很多△∑转换器中，分辨率是可编程设定的，从而使单个器件能满足多个不同度量的需求。
△∑转换器对输入过采样，因而能在数字域完成大多数的反锯齿滤波。现代的超大型集成电路设计技术已经使得复杂数字滤波器的成本远低于同等的模拟滤波器。原来不同寻常的某些功能，诸如对50Hz及60Hz的带阻滤波，现在已经内置到很多的△∑ADC之中。
△∑转换器的运作有别于逐次逼近型(SAR)转换器。SAR转换器获得输入电压的一个“映像”，通过对“映像”的分析决定响应的数字代码。而△∑测量的是一段确定时间的输入信号，其输出响应的数字代码是根据信号的时间平均得来的。对于△∑的工作方式有清晰的认识是很重要的，特别是对于设计中包含多路复用技术及同步的情况。
对多个△∑转换器的同步并不困难，因此很容易实现多个转换器的同时刻采样，而比较困难的则是实现△∑转换器与外部事件的同步。△∑转换器还对系统时钟抖动(CIock iftter)有极高的抵抗能力。其过采样功能有效的平均了抖动，降低了其噪声影响。
V/F转换器是把电压信号转换成频率信号，由良好的精度和线性，而且电路简单，对环境适应能力强，价格低廉。适用于非快速的远距离信号的A/D转换过程。常用的有LM311、AD650等。
并行比较型AD采用多个比较器，仅作一次比较而实行转换，又称FLash(快速)型。由于转换速率极高，n位的转换需要2n-1个比较器，因此电路规模也极大，价格也高，只适用于视频AD转换器等速度特别高的领域。
所有的ADC都需要一个基准，对于高分辨率的转换器来说，拥有一个低噪声、低漂移的基准是至关重要的。大多数的△∑转换器都采用了差分基准输入。
一般在DSP和MCU中集成的ADC，通过数模混合的实现方式精度较低，只能达到10~12位，且容易受到干扰。数字信号处理器TMS320F2812的片上ADC模块的转化结果往往存在较大误差,最大误差甚至会高达9%,如果这样直接在实际工程中应用ADC,必然造成控制精度降低。
TMS320F2812是C2000系列中性能出色的一个，F2812片上集成了12位16通道的数／模转化器，理论上精度可以达到0．1％以上。但实际上由于增益误差(<5％)和偏移误差(<2％)的存在，使得精度只能在5％左右，所以必须对ADC进行校正。
主要技术指标：
1、分辨率 Resolution
2、转换速率 Conversion Rate
积分型AD的转换时间是毫秒级属低速AD，逐次比 较型AD是微秒级属中速AD，全并行/串并行型AD可达到纳秒级。采样速率必须小于或等于转换速率
3、量化误差 Quantizing Error
一般用 1LSB和1/2LSB表示
4、偏移误差
5、满刻度误差
6、线性度
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