高速DSP系统的信号完整性
0 2022-09-26

引言

当前,日渐精细的半导体工艺使得尺寸越来越小,因而器件的信号跳变也就越来越快,高速数字系统的快斜率瞬变和极高的工作频率,以及很大的密集度,导致高速系统设计领域的信号完整性问题以及电磁兼容性问题日趋严重。破坏了信号完整性将直接导致信号失真、定时错误,以及产生不正确数据、地址和控制信号,从而千万系统误工作甚至导致系统崩溃。因此,信号完整性问题已经越来越引起高速数字电路设计人员的关注。

1 信号完整性问题产生的机理

信号完整性的问题主要包括传输线效应,如反射、时延、振铃、信号的过程与下冲以及信号之间的串扰等,涉及传输线上的信号质量及信号定时的准确性。

良好的信号质量是确保稳定时序的关键。由于反射和串扰造成的信号质量问题都很可能带来时序的偏移和紊乱。例如,串扰会影响信号的传播延迟,导致在的上升沿或下降沿处采不到准确的逻辑;反射会造成数据信号在逻辑门限附近波动,从而影响信号上升沿或下降沿变化;时钟走线的干扰会造成一定的时钟偏移。

信号完整性分析与设计是最重要的高速PCB板级和系统级分析与设计手段,在硬件电路设计中扮演着越来越重要的作用。一个数字系统能否正确工作,其关键在于信号定时是否准确。信号定时和信号在传输线上的传输延迟与信号波形的损坏程度密切相关。信号传输延迟和波形的原因复杂多样,但主要是以下三种原因破坏了信号的完整性。

①电源、地址噪声。它主要是源自于电源路径以及IC封装所造成的分布的存在。当系统的速度愈快,同时转换逻辑状态的I/O引脚个数愈多时,会产生较大的瞬态,导致电源线上和地线睥电压波动和变化,这就是平进所说的接地反弹。接地反弹是数字系统的几个主要噪声来源之一。接地反弹的噪声常见的现象是,会造成系统的逻辑运作产生误动作,尤其近年来日益风行的3.3V逻辑家族。

②串扰。信号在沿着传输线传输时,是以电磁波的形式传输的。电磁波包含时变的电场和磁场。因为电磁场的能量主要是在传输线的外部,根据麦克斯韦方程知道,时变场会在周围的传输线产生电压和电流。那么对受到干扰的传输线而言,这个电压和电流就是由串扰造成的。串扰主要源自两相邻导体之间所形成的互感与互容。串扰会随着的绕线布局密度增加而越显严重,尤其是长距离总线的布局,更容易发生串扰的现象。这种现象是经由互容互感将能量由一个传输线到相邻传输线上的。

③反射。反射现象的原因是:信号传输线的两端没有适当的阻抗匹配,印刷上的分支布局产生特性阻抗的断点,过孔的尺寸以及其它互连所造成的阻抗不连续。所谓特性阻抗是定义为,“当导线上流经有高频信号时,所呈现的电压/电流比值”。那么对于确定的传输线而言,其特性阻抗为一个常数。信号的反射现象就是因为信号的驱动端和传输线的特性阻抗以及接收端的阻抗不一致所造成的。

高速DSP系统的信号完整性分析

2 保证信号完整性的方法

2.1 抑制接地反弹

通过以上分析可知,电源路么以及IP封装所造成的分布电感是决定接地反弹的关键之一。要抑制接地反弹的影响,首先是减少IC封装的分布电感。在考虑IC引脚的配置图时,就应该将时钟脉冲信号或数据/地址总线的引脚位置摆放在较靠近芯片的地方。其次,是采用分布电感量较小的IC封装技术。表1列举了几种常见的IC封装技术的分布电感量,可以看出表面贴片的封装技术通常会比DIP封装技术少30%的接地反弹;然后是降低印刷电路板端的分布电感量。由于电感与导体的长度成正比,与宽度成反比,所以在高速数字系统里大都采用多层板。其中会在里层摆放一个或一个以上的接地层,接地层面积相当宽广,目的旨在减少其地端回路的电感量。另外,电路设应尽可能避免让某个逻辑门驱动太多的负载。因为在数字电路若有多个并联的逻辑装置。总输入是将每个逻辑装置的输入电容直接相加。

表1 几种IC封装技术的分布电感与电容

IC封装技术分布电容/pF分布电感/nH

封装0.412~18

PGA封装12

表面贴片封装11~12

Wri Bond0.51~2

TAB0.61~6

PCB thru-hole 11

2.2 解决串扰问题

信号之间由于电磁场的相互耦合而产生的不期望的噪声电压信号称为信号串扰。“串扰”主要是源自两相领导体之间的所形成的互感和互容。串扰超出一定的值将可能引路误动作,从而导致系统无法正常工作。下面分别探讨互容、互感与串扰的关系,以及如何解决串扰问题。

(1)电容耦合

串扰=(ZbCm)/tr

式中,Zb为受扰线的特性阻抗;Cm为互容;tr为输入到干扰线的入射电压之上升时间。

要改善互容产生的串扰,可以从两个方面着手。一是减少互容Cm,做法是在两相邻的传输线中间加进屏蔽措施。通常,在两个铜箔通路中加装一个接地屏蔽通路,用以改善互容的干扰。二是在时序规定允许的情况下,增加转态较频繁的信号之上升时间。

改善互感所产生的串扰,惟有减少流经互感的电流所形成的回路面积才是较为简易可行的办法。可以借助降低导线与接地平面之间的距离,减小并行信号长度,缩短信号层与平面层的间距,增大信号线间距等措施,来减少两导线的互感量。

2.3 改善反射

反射是产生干扰的几个重要来源之一。为改善因线路的阻抗不匹配而造成反射的现象,可以选择采用“布线拓扑”和“终端技巧”的办法。

利用适当的布线拓扑法来改善反射现象,通常不需要增添额外的电子组件(例如,终端或者钳位)。常见的布线拓扑法有4种,分别是树状法、菊链法、星状法和回路法。其中树状法是最差的布线法,它所造成的反射量最大,额外的负载效应和振铃现象都需要加费心来处理;就“反射”的观点,菊链法是较佳的布线法。菊链法相当适合于地址或者数据总线以及并联终端的布线,基本上是没有分支旁路的。星状法适合串联终端的布线,但条件是输出缓冲器(驱动器)必须是低输出阻抗以及具有较高的驱动能量。回路法基本上与菊链法类似,但是回路法会耗费较多的回路面积,对于共模噪声的免疫能力较差。

除了布线拓扑法,为克服反射现象的干扰,“终端技巧”是最有效的方法。传输线的特性阻抗一般是定值。对于CMOS电路而方,信号的驱动端的输出阻抗比较小,为几十Ω,而接收端的输入阻抗比较大。可以在信号最后的接收端匹配一个电阻(在接收端并联一个电阻),这样匹配和接收端并联的结果就可以和传输线的特性阻抗相匹配了,信号的性能得到了比较好的改善。终端技巧的目的旨在提供一个完全阻抗匹配的传输线环境以及保持电位的稳定。

3 高速DSP系统的信号完整性分析

下面结合一个实际的DSP高速图像系统,阐述一下信号完整性问题的产生以及具体的解决方案。

整个DSP数据采集系统由三部分构成:模拟前端CCD数据采集板、CCD控制板和数据处理主控制DSP板。处理后的数据通过USB2.0传入上行PC机。

模拟前端CCD数据采集板由CCD扫描器件、件A/D构成。光源照射到称之为CCD(ChargeCoup Device,电荷耦合器件)的光敏元件上实现光电转换。由于要扫描的胶片上不透明的区域透射的光较少,透明的区域透射的光较多,而CCD器件可以检测图像上不同区域透射的不同强度的光。CCD扫描器件将胶片扫描,并将RGB三色信号分别变成三路模拟信号送到A/D进行采样,转换成RGB数字信号,供后续处理板处理。

模数转换器件A/D的采样精度、对采样信号的抗噪声处理,都影响到采集信号的完整性,直接影响后续处理板的处理效果。我们采用的A/D是16位15Msps的A/D转换器,主要对CCD采集的三色电平信号采样成数字信号。有三个输入通道,分别对应CCD器件的R、G、B信号输出。每个通道都由输入CLAMP、双校正采样器CDS、偏移DAC和可编程的增益PGA构成。这样就复合成了一个高效的16位A/D转换器,在精度上可以满足要求。同时,为了减少CCD在采样模拟信号时把外界的噪声耦合到系统,在电路设计上采用件对RGB三路信号进行隔离。

CCD控制板以CPLD为核心。CPLD接收DSP的控制信号,产生相应的控制总线和数据总线,控制CCD采集板同DSP板进行握手方式传输数据。这部分采用异步方式工作,速率可以通过可编程的等待周期和器件的应答信号来实现,容易达到信号的完整性要求。

数据处理主控制DSP板,是整个数据采集系统的核心,负责对数字信号作校正处理,并通过USB2.0接口将图像数据上传给。系统由ADSP21161、CPLD EPM7128AE、16位的SDRAM、Flash芯片AM29F040、USB接口控制器CY7C68013构成,如图3所示。由于系统工作在很高的时钟频率上,所以这部分的信号完整性问题就显得十分重要了。

主控制DSP板中不仅有高速部分,也有异步的低速部分,所以要对系统进行侵害。分割的目的是要重点保护高速部分。DSP与USB2。0控制芯片、SDRAM接口是同步高速接口,对它的处理是保证信号完整性的关键;与Flash、CPLD接口采用异步接口,速率可以通过可编程的等待周期和硬件应答信号来实现,容易达到信号的完整性要求。

高速设计部分要求信号线尽量短,尽量靠近DSP器件。但是,如果将DSP的信号线直接接到所有的外设上,一方面DSP的驱动能力可能达不到要求,另一方面由于信号布线长度的急剧增加,必然会带来严重的信号完整性问题。所以,在该系统中具体的处理办法是,将高速器件与异步低速器件进行隔离。在这里采用74LS245实现数据隔离,利用准确的选择逻辑将不同类型数据分开。用74LS244构成地址隔离,同时还增加了DSP的地址驱动能力。这种解决方案可以缩短高速信号线的传输距离,以达到信号完整性的要求。

另外,解决好系统内信号的阻抗匹配,防止信号的反射、串扰噪声等问题,这时DSP系统正常工作的基本条件之一。DSP电路传输阻抗应与芯片I/O脚的输出阻抗匹配。不匹配会引起信号反射,结果可能造成逻辑混乱。传输线越长,影响越大。通常采样串接电阻来改善传输线的阻抗匹配,信号引线长度应尽量小于15cm。对于长度超过15cm的引线,在驱动端(源端)和目的端应串接33Ω的匹配电路,避免由于信号反射引起干扰。在工程实践中,我们还采用在接收端接一个上拉电阻,以改善系统的驱动能力。这是考虑到芯片的高电平驱动能力较差,通过外接电压加以补偿。

最后,解决DSP系统的电源配置和电源装置的传导干扰。我们采用的ADSP21161是ADSDP SHARC系列DSP处理器,对系统供电电源的要求都比较严格,电源的抖动范围不超过5%。芯片内压为2.5V,芯片I/O口部分采用3.3V供电,而片外的一些常规又采用5V供电。系统采用多种电压供电无疑增加了各种电压之间的串扰。其中,模拟电源AVDD为DSP的时钟产生器PLL供电,要求比较稳定的电源,纹波干扰比较小。因为,我们采用和电容相结合的高质量滤波网络对电源AVDD滤波。这里的磁珠和电容对电源纹波有明显的抑制使用。磁珠在某些高频区域内,其阻抗急剧上升,从而在特定的频率区域可获得较好的衰减效果,而对DSP的信号传输不会产生影响。该滤波网络应尽量靠近芯片引脚。为了避免噪声干扰,模拟地布线还要求尽可能粗。

结语

本文分析了高速电路设计中的信号完整性问题,提出了保证信号完整性的一些措施,并结合一个DSP数据采集系统,具体分析了实现信号完整性的方法。该系统现已调试通过。实践证明,以上保证信号完整性的措施是必要而且正确的。

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