PCB板_PCB线路板设计_PCB资源-第149页-面包板社区

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用户1740962 2015-3-24 13:32: Verilog模拟PS2协议; 　　下面介绍一下具体过程　　1.明确接线关系，只需接4根线，VCC要+5V，3.3我测试过不能用，时钟和数据线要用bidir双向口线， FPGA 可以不用外接上拉电阻。 ...; 789 12 0 12

FPGA FIFO Verilog

用户1740962 2015-3-24 13:19: 编写属于自己的PCB设计规则检查器; 　　编写属于自己的PCB设计规则检查器具有很多优点，尽管设计检查器并不那么简单，但也并非高不可攀，因为任何熟悉现有编程或脚本语言的设计人员完全能够设计检 ...; 954 16 0 16

PCB 规则检查器 DRC

用户1740962 2015-3-24 10:49: (多图) 基于PCB 仿真的高速时钟电路设计研究; 　　1 引言　　在北京正负电子对撞机二期升级改造工程(BECPII) 中,北京谱仪(BESIII) 的飞行时间(Time of Flight ,简称:TOF) 读出电子学需要对一种具有25ps ...; 1480 25 0 25

PCB 仿真高速时钟 SigNoise

用户1740962 2015-3-24 10:48: IBIS学习笔记; 　　IBIS(Input/OutputBufferInformationSpecification)模型是基于V/I曲线的对I/OBuffer快速准确建模的方法，其目的是提供一种集成电路制造商与仿真软件供应商 ...; 1262 23 0 23

IBIS 行为模型驱动器模型接收器模型

用户1221358 2015-3-23 08:12: [IIC 2015]PCB论坛见闻; 提前一周就网上登记了3月20日的PCB论坛，客服电话跟我确认当天同时有汽车电子和PCB两个会议，前者有自助午餐，我还是毫不犹豫地回答“参加PCB”，随后手机便 ...; 1137 11 2 13

pcb 发展系统

用户1831175 2015-3-14 22:48: (多图) 最坏情况的电路设计对元件容差的考虑; 如果忽略了容差积累的影响，你就会在完成原型之后遇到种种麻烦。　　制造可靠的硬件要求你在设计阶段就应考虑所有的容差。许多参考文献讨论了由于参数偏差引 ...; 1007 18 0 18

电路元件容差

用户1831175 2015-3-14 22:41: (多图) CADENCE PCB 设计解决方案（2）; 　　PCB制造　　可以进行全套底片加工，裸板装配和测试输出，包括各种格式的Gerber 274x，NC drill和裸板测试，更重要的是，Cadence通过其Valor ODB++界面 ...; 1130 13 0 13

PCB OrCAD CADENCE Allegro

用户1831175 2015-3-14 22:41: CADENCE PCB设计解决方案（1）; 　　复杂的物理和电气规则，高密度的元器件布局，以及更高的高速技术要求，这一切都增加了当今PCB设计的复杂性，不管是在设计过程的哪一个阶段，设计师都需要 ...; 1215 22 1 23

PCB OrCAD CADENCE Allegro

用户1831175 2015-3-14 22:40: (多图) 高速PCB中旁路电容的分析; 　　摘要：在当今高速数字系统设计中，电源完整性的重要性日益突出。其中，电容的正确使用是保证电源完整性的关键所在。本文针对旁路电容的滤波特性以及理想 ...; 1218 23 0 23

PCB 旁路电容电流环插入损耗地弹噪声

用户1831175 2015-3-14 22:40: 基于Cadence的高速PCB设计; 　　1 引言　　随着人们对通信需求的不断提高，要求信号的传输和处理的速度越来越快.相应的高速PCB的应用也越来越广，设计也越来越复杂.高速电路有两个方 ...; 778 17 0 17

信号完整性 Cadence 高速PCB

用户1831175 2015-3-14 22:39: Cadence PCB设计仿真技术; 　　 Cadence PCB设计仿真技术提供了一个全功能的模拟仿真器，并支持数字元件帮助解决几乎所有的设计挑战，从高频系统到低功耗IC设计，这个强大的仿真引擎可以 ...; 830 14 0 14

PCB 仿真 Cadence SLPS

用户1831175 2015-3-14 22:22: Xilinx ISE中的DCM的使用; 　　目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的 ...; 1129 17 0 17

Xilinx 原语 ISE DCM

用户1831175 2015-3-14 20:56: verilog中阻塞赋值和非阻塞赋值的理解; 　　阻塞和非阻塞语句作为verilog HDL语言的最大难点之一，一直困扰着FPGA设计者，即使是一个颇富经验的设计工程师，也很容易在这个点上犯下一些不必要的错误。 ...; 887 16 0 16

verilog 阻塞赋值非阻塞赋值

用户1831175 2015-3-14 20:30: 经验之谈，工程师在电路设计中的八大误区; 我们常常会发现，自己想当然的一些规则或道理往往会存在一些差错。电子工程师在电路设计中也会有这样的例子。下面是一位工程师总结的八大误区点。现象一：这 ...; 747 23 0 23

存储器电路设计 FPGA PCB设计降低功耗

用户1831175 2015-3-14 20:11: (多图) 适合工程师使用的十大免费数学分析与设计工具; 这里是根据受欢迎的需求整理出来的另外一批免费工具，工程师和DIYer可以在他们的各种项目中使用这些工具。鉴于经济现状，‘免费’就像黄金一样，这些工具至少值 ...; 1419 28 0 28

设计工具 PSoC 数学分析 R Project Sage Octave MPLAB EE-SIM WEBENCH FreePCB GNU Creator

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