使用IBIS模型来确定PCB板的信号完整性问题
0 2022-09-26

本文是关于在()开发阶段使用数字输入/输出缓冲信息规范(IBIS)模拟模型的文章。本文将介绍如何使用一个IBIS模型来提取一些重要的变量,用于信号完整性计算和确定解决方案。请注意,该提取值是IBIS模型不可或缺的组成部分。

图 1 错配端接PCB装置

如何使用IBIS模型来确定PCB板的信号完整性问题

信号完整性问题

当观察传输线两端的数字信号时,设计人员会吃惊于将信号驱动至某条 PCB 线迹时出现的结果。通过相对较长的距离,相比瞬时变化信号,电信号更像行波。描述上电波行为的较好模拟是池中波 (wave in a pool)。纹波穿过池顺利传播,因为体积相同的两组水具有相同的“阻抗”。然而,池壁的阻抗差异明显,并以相反方向反射波。注入 PCB 线迹的电信号也出现相同的现象,其在阻抗错配时以类似方式反射。图 1 显示了错配端接阻抗的一个 PCB 装置。微控制器即 ™ 向 ADS8326 发送一个信号,其将转换数据发送回 MSP430。图 2 显示了该装置中阻抗错配所形成的反射。这些反射在传输线迹上引起信号完整性问题。让一端或者两端的 PCB 线迹抗相匹配可极大地减少反射。

图 2 图 1 中错配端接阻抗促发反射

如何使用IBIS模型来确定PCB板的信号完整性问题

要解决系统电阻抗匹配问题,设计人员需要理解 (IC) 的阻抗特性,以及起到传输线迹作用的 PCB 线迹的阻抗特性。知道这些特性,让设计人员能够将各连接单元建模为分布式传输线迹。

传输线迹为各种电路服务,从单端和差分端器件到开漏输出器件。本文主要介绍单端传输线迹,其驱动器有一个推拉输出电路设计。图 3 显示了用于设计该举例传输线迹的各组成部分。

图 3 实例单端传输线电路

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另外,还需要如下 IC 引脚规范:

发送器输出电阻 ZT (Ω)

发送器上升时间tRise和下降时间tFall(秒)

接收机输入电阻ZR (Ω)

接收机引脚值CR_n (F)

这些规范一般没有在 IC 厂商的产品说明书中。正如这篇文章将要讲到的那样,所有这些值均可以在设计 PCB 和使用模型模拟 PCB 传输线迹的过程中,通过 IC 的 IBIS 模型获得。

利用下列参数定义传输线迹:

特性阻抗Z0 (Ω)

传播延迟 D(ps/英寸)

线迹传播延迟tD (ps)

线迹长度 LENGTH(英寸)

根据具体的 PCB 设计,该变量清单可能会更长。例如,PCB 设计可以有一个带多个传输/接收机点的底板。3所有传输线迹值均取决于特定的 PCB。一般而言,FR-4 板的 Z0 范围为 50 到 75Ω,而 D 的范围为 140 到 180 ps/英寸。Z0 和 D 的实际值取决于实际传输线迹的材料和物理尺寸。4特定板的线迹传播延迟可以计算为:

tD=D × LENGTH。(1)

就 FR-4 板而言,线状线的合理传播延迟(请参见图 4)为 178 ps/英寸,并且特性阻抗为 50Ω。通过线迹的导线和电容,并将这些值插入到下列方程式中,我们可以在板上验证这一结果:

(2)

或者

(3)

(4)

CTR 为法拉/英寸为单位的线迹导线电容;LTR 为享/英寸为单位的线迹导线电感;85 ps/英寸为空气介电常数;而 er 为材料介电常数。例如,如果微波传输带-板导线电容为 2.6 pF/英寸,则导线电感为 6.4 nH/英寸,而 D=129 ps/英寸,Z0=49.4Ω。

图 4 微带板与带状线板横截面

如何使用IBIS模型来确定PCB板的信号完整性问题

集总式电路与分布式电路对比

传输线一经定义,下一个步骤便是确定电路布局代表集总式系统还是分布式系统。一般而言,集总式系统体积较小,而分布式电路则要求更多的板空间。小型电路具备有效的长度 (LENGTH),其在信号方面比最快速电气特性要小。要成为合格的集总式系统,PCB 上的电路必须要满足如下要求:

(5)其中,tRise 为以秒为单位的上升时间。

在 PCB 上实施一个集总式电路以后,端接策略便不是问题了。根本上而言,我们假设传送至传输导线中的驱动器信号瞬间到达接收机。

IBIS 模型的数据组织结构

根据 IC 的电源电压范围,一个 IBIS 模型包括三、六或者九个角的数据。决定这些角的变量为硅工艺1、电源电压和结温。某个器件模型的具体工艺/电压/温度 (PVT) SPICE角对创建精确的 IBIS 模型至关重要。额定值不同,硅工艺也各异,创建的模型也有弱有强。设计人员根据组件的电源要求定义电压设置,并让其在额定值、最小值和最大值之间变化。最后,根据组件的指定温度范围、额定功耗和封装的结点到环境热阻,即 θJA,来确定组件硅结点的温度设置。

表1列举了一个例子,其为三 PVT 变量及其与 24 位生物电势测量 ADC ADS129x 系列的 CMOS 工艺关系。这些变量用于实施六次SPICE模拟。第一次和第四次模拟均使用额定工艺模型、额定电源电压和室温条件下的结点温度。第二次和第五次模拟均使用弱工艺模型,低电源电压和高结温。第三次和第六次模拟使用强工艺模型、更高的电源电压和更低的结温。PVT值之间的关系映射CMOS工艺的最佳角。

表 1 ADS1296 IBIS 模型的 PVT 模拟角

角数硅工艺电源电压(V)温度(°C)

1额定1.827

2弱1.6585

3强2.0-40

4额定3.327

5弱3.085

6强3.6-40

* ISIS 模型标准为额定=典型、弱=最小值、强=最大值。

查找和/或计算发送器规范

信号完整性评估的规定发送器规范包括输出阻抗 (ZT) 和升降时间(分别为tRise和 tFall)。图 5 显示了列举自 IBIS 模型文件的 ADS1296 封装ads129x.ibs。5用于产生阻抗的值显示在“[Pin]”关键字下面,其也位于缓冲模型(未显示)中。升降时间位于 IBIS 模型数据列表的瞬态部分。

图 5 ADS1296的IBIS 模型封装列表,包括 L_pin 和 C_pin 值

输入和输出引脚的阻抗

任何信号的引脚阻抗均由加至模型阻抗的封装电感和电容组成。图 5 中,关键字“[Component]”、“[Manufacturer]”和“[Package]”描述了一个具体的封装,即64引脚P(ZXG)。具体引脚的封装电感和电容可在“[Pin]”关键字下面找到。例如,在引脚 5E 处,信号 GPIO4,可找到 L_pin 和 C_pin 值。该信号和封装的 L_pin(引脚电感)和 C_pin(引脚电容)值为 1.4891 nH 和 0.28001 pF。

第二个重要的电容值为硅电容,即C_comp。C_comp值可在 ads129x.ibs 文件的模型 DIO_33 列表中的“[Model]”关键字下面找到(参见图 6)。该模型中的C_comp 为 DIO 缓冲器的电容,其电源引脚电压为 3.3V。“|”符号表示注释;因此,该列表的有效C_comp值为3.0727220e-12 F(典型值)、2.3187130e-12 F(最小值)和 3.8529520e-12 F(最大值),PCB 设计人员可从中选取。在 PCB传输线设计阶段,3.072722 pF 典型值为正确的选择。

图 6 ads129x.ibs 文件 C_comp 值模型 DIO_33 列表

如何使用IBIS模型来确定PCB板的信号完整性问题

图 7 端接-校正策略

如何使用IBIS模型来确定PCB板的信号完整性问题

输入和输出阻抗对信号传输至关重要。下列方程式定义了 IBIS 模型引脚的特性阻抗:

(6)

输出升降时间

在整个行业中,升降时间规范的惯例是使用输出信号在 10% 和 90% 轨至轨信号之间摆动所需的时间,其一般为 0 到 DVDD。“IBIS 开放式论坛”的升时间定义相同,其获得采用是由于 CMOS 波形尾部较长。

IBIS 模型内的输出、 和三态模型,有一些位于“[p]”关键字下面的规范,该关键字针对 R_load (st load)、dV/dt_r (rise time) 和 dV/dt_f (fall time)。升降时间数据范围为电压-输出信号的 20% 到 80%。如果典型 dV/dt_r 值的分母乘以 0.8/0.6,则升时间值将在 20%-80% 摆动到 10%-90%摆 动之间变化。请注意,该数据代表一个电阻性负载 (R_load) 的缓冲器。ads129x.ibs 文件中,DIO_33 数据假设为一个 50-Ω 负载,因此该数据未达到 DVDD。该计算产生的数值,为各种传输线计算提供了正确的 tRise 值,例如 fKnee、f3dB 和升沿长度。

利用 IBIS 设计传输线

本文以讨论一个错配端接阻抗的 PCB 作为开始。之后,我们通过 IBIS 模型,了解和查找这种传输问题的一些关键组成元素。就此而言,这种问题应该有解决的方案。图 7 显示了端接校正策略,而图 8 则显示了校正之后的波形。

图 8 端接校正的稳定信号

如何使用IBIS模型来确定PCB板的信号完整性问题

若想设计 PCB 传输线,第一个步骤便是从产品说明书收集资料。第二个步骤是检查 IBIS 模型,找到无法从说明书中获取的一些参数—输入/输出阻抗、升时间和输入/输出电容。在进入到硬件阶段,需利用 IBIS 模型找到一些关键的产品规范,并对最终设计进行仿真。

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