干货:高速数字PCB设计信号完整性解决方法
2021-02-24

随着集成电路输出开关速度提高以及PCB板密度增加,信号完整性(Signal Integrity) 已经成为高速数字PCB设计必须关心的问题之一,元器件和PCB板的参数、元器件在PCB板上的布局、高速信号线的布线等因素,都会引起信号完整性的问题。


对于PCB布局来说,信号完整性需要提供不影响信号时序或电压的电路板布局,而对电路布线来说,信号完整性则要求提供端接元件、布局策略和布线信息。


PCB上信号速度高、端接元件的布局不正确或高速信号的错误布线都会引起信号完整性问题,从而可能使系统输出不正确的数据、电路工作不正常甚至完全不工作,如何在PCB板的设计过程中充分考虑信号完整性的因素,并采取有效的控制措施,已经成为当今PCB设计业界中的一个热门话题。


1. 信号完整性问题


良好的信号完整性,是指信号在需要的时候能以正确的时序和电压电平数值做出响应。反之,当信号不能正常响应时,就出现了信号完整性问题。


信号完整性问题能导致或直接带来信号失真、定时错误、不正确数据、地址和控制线以及系统误工作,甚至系统崩溃,信号完整性问题不是某单一因素导致的,而是板级设计中多种因素共同引起的。


IC的开关速度,端接元件的布局不正确或高速信号的错误布线都会引起信号完整性问题。主要的信号完整性问题包括:延迟、反射、同步切换噪声、振荡、地弹、串扰等。


2. 信号完整性的定义


信号完整性是指信号在电路中能以正确的时序和电压做出响应的能力,是信号未受到损伤的一种状态,它表示信号在信号线上的质量。


2.1 延迟(Delay)


延迟是指信号在PCB板的导线上以有限的速度传输,信号从发送端发出到达接收端,其间存在一个传输延迟。信号的延迟会对系统的时序产生影响,传输延迟主要取决于导线的长度和导线周围介质的介电常数。


在高速数字系统中,信号传输线长度是影响时钟脉冲相位差的最直接因素,时钟脉冲相位差是指同时产生的两个时钟信号,到达接收端的时间不同步。


时钟脉冲相位差降低了信号沿到达的可预测性,如果时钟脉冲相位差太大,会在接收端产生错误的信号,如图1所示,传输线时延已经成为时钟脉冲周期中的重要部分。



2.2 反射(Reflection)


反射就是子传输线上的回波。当信号延迟时间(Delay)远大于信号跳变时间(Transition Time)时,信号线必须当作传输线。当传输线的特性阻抗与负载阻抗不匹配时,信号功率(电压或电流)的一部分传输到线上并到达负载处,但是有一部分被反射了。


若负载阻抗小于原阻抗,反射为负;反之,反射为正。布线的几何形状、不正确的线端接、经过连接器的传输及电源平面不连续等因素的变化均会导致此类反射。


2.3 同步切换噪声(SSN)


当PCB板上的众多数字信号同步进行切换时(如CPU的数据总线、地址总线等),由于电源线和地线上存在阻抗,会产生同步切换噪声,在地线上还会出现地平面反弹噪声(地弹)。


SSN和地弹的强度也取决于集成电路的I/O特性、PCB板电源层和平面层的阻抗以及高速器件在PCB板上的布局和布线方式。


2.4 串扰(Crosstalk)


串扰是两条信号线之间的耦合,信号线之间的互感和互容引起线上的噪声。容性耦合引发耦合电流,而感性耦合引发耦合电压。串扰噪声源于信号线网之间、信号系统和电源分布系统之间、过孔之间的电磁耦合。


串绕有可能引起假时钟,间歇性数据错误等,对邻近信号的传输质量造成影响。实际上,我们并不需要完全消除串绕,只要将其控制在系统所能承受的范围之内就达到目的。


PCB板层的参数、信号线间距、驱动端和接收端的电气特性、基线端接方式对串扰都有一定的影响。


2.5 过冲(Overshoot)和下冲(Undershoot)


过冲就是第一个峰值或谷值超过设定电压,对于上升沿,是指最高电压,对于下降沿是指最低电压。下冲是指下一个谷值或峰值超过设定电压。


过分的过冲能够引起保护二极管工作,导致其过早的失效。过分的下冲能够引起假的时钟或数据错误(误操作)。


2.6 振荡(Ringing)和环绕振荡(Rounding)


振荡现象是反复出现过冲和下冲。信号的振荡即由线上过渡的电感和电容引起的振荡,属于欠阻尼状态,而环绕振荡,属于过阻尼状态。


振荡和环绕振荡同反射一样也是由多种因素引起的,振荡可以通过适当的端接予以减小,但是不可能完全消除。


2.7 地电平反弹噪声和回流噪声

在电路中有较大的电流涌动时会引起地平面反弹噪声,如大量芯片的输出同时开启时,将有一个较大的瞬态电流在芯片与板的电源平面流过,芯片封装与电源平面的电感和电阻会引发电源噪声,这样会在真正的地平面(O V)上产生电压的波动和变化,这个噪声会影响其他元件的动作。


负载电容的增大、负载电阻的减小、地电感的增大、同时开关器件数目的增加均会导致地弹的增大。


由于地电平面(包括电源和地)分割,例如地层被分割为数字地、模拟地、屏蔽地等,当数字信号走到模拟地线区域时,就会生成地平面回流噪声。


同样,电源层也可能会被分割为2.5 V,3.3 V,5 V等。所以在多电压PCB设计中,对地电平面的反弹噪声和回流噪声需要特别注意。


3. 信号完整性解决方法


信号完整性问题不是由某一单一因素引起的,而是板级设计中多种因素共同引起的,主要的信号完整性问题包括反射、振铃、地弹、串扰等,下面主要介绍串扰和反射的解决方法。


3.1 串扰分析


串扰是指当信号在传输线上传播时,因电磁耦合对相邻的传输线产生不期望的电压噪声干扰。过大的串扰可能引起电路的误触发,导致系统无法正常工作。


由于串扰大小与线间距成反比,与线平行长度成正比。串扰随电路负载的变化而变化,对于相同拓扑结构和布线情况,负载越大,串扰越大。串扰与信号频率成正比,在数字电路中,信号的边沿变化对串扰的影响最大,边沿变化越快,串扰越大。


针对以上这些串扰的特性,可以归纳为以下几种减小串扰的方法:


(1) 在可能的情况下降低信号沿的变换速率。通过在器件选型的时候,在满足设计规范的同时应尽量选择慢速的器件,并且避免不同种类的信号混合使用,因为快速变换的信号对慢变换的信号有潜在的串扰危险。


(2) 容性耦合和感性耦合产生的串扰随受干扰线路负载阻抗的增大而增大,所以减小负载可以减小耦合干扰的影响。


(3) 在布线条件许可的情况下,尽量减小相邻传输线间的平行长度或者增大可能发生容性耦合导线之间的距离,如采用3W原则(走线间距离间隔必须是单一走线宽度的3倍或两个走线间的距离间隔必须大于单一走线宽度的2倍)。更有效的做法是在导线间用地线隔离。


(4) 在相邻的信号线间插入一根地线也可以有效减小容性串扰,这根地线需要每1/4波长就接入地层。


(5) 感性耦合较难抑制,要尽量降低回路数量,减小回路面积,信号回路避免共用同一段导线。


(6)相邻两层的信号层走线应垂直,尽量避免平行走线,减少层间的串扰。


(7) 表层只有一个参考层面,表层布线的耦合比中间层要强,因此,对串扰比较敏感的信号尽量布在内层。


(8)通过端接,使传输线的远端和近端、终端阻抗与传输线匹配,可大大减少串扰和反射干扰。


3.2 反射分析


当信号在传输线上传播时,只要遇到了阻抗变化,就会发生反射,解决反射问题的主要方法是进行终端阻抗匹配。


3.2.1 典型的传输线端接策略


在高速数字系统中,传输线上阻抗不匹配会引起信号反射,减少和消除反射的方法是根据传输线的特性阻抗在其发送端或接收端进行终端阻抗匹配,从而使源反射系数或负载反射系数为O。传输线的长度符合下列的条件应使用端接技术:


L>tr/2tpd。式中,L为传输线长;tr为源端信号上升时间;tpd为传输线上每单位长度的负载传输延迟。


传输线的端接通常采用2种策略:使负载阻抗与传输线阻抗匹配,即并行端接;使源阻抗与传输线阻抗匹配,即串行端接。


(1) 并行端接


并行端接主要是在尽量靠近负载端的位置接上拉或下拉阻抗,以实现终端的阻抗匹配,根据不同的应用环境,并行端接又可以分为如图2所示的几种类型。



(2) 串行端接


串行端接是通过在尽量靠近源端的位置串行插入一个电阻到传输线中来实现,串行端接是匹配信号源的阻抗,所插入的串行电阻阻值加上驱动源的输出阻抗应大于等于传输线阻抗。


这种策略通过使源端反射系数为零,从而抑制从负载反射回来的信号(负载端输入高阻,不吸收能量)再从源端反射回负载端。


3.2.2 不同工艺器件的端接技术


阻抗匹配与端接技术方案随着互联长度、电路中逻辑器件系列的不同,也会有所不同。只有针对具体情况,使用正确、适当的端接方法才能有效地减少信号反射。


一般来说,对于一个CMOS工艺的驱动源,其输出阻抗值较稳定且接近传输线的阻抗值,因此对于CMOS器件使用串行端接技术就会获得较好的效果;而TTL工艺的驱动源在输出逻辑高电平和低电平时其输出阻抗有所不同。


这时,使用并行戴维宁端接方案则是一个较好的策略;ECL器件一般都具有很低的输出阻抗,因此,在ECL电路的接收端使用一下拉端接电阻来吸收能量则是ECL电路的通用端接技术。


当然上述方法也不是绝对的,具体电路上的差别、网络拓扑结构的选取、接收端的负载数量都是可以影响端接策略的因素,因此在高速电路中实施电路的端接方案时,需要根据具体情况来选取合适的端接方案,以获得最佳的端接效果。


4. 信号完整性分析建模


合理进行电路建模仿真是最常见的信号完整性解决方法,在高速电路设计中,仿真分析越来越显示出优越性。它给设计者以准确、直观的设计结果,便于及早发现问题,及时修改,从而缩短设计时间,降低设计成本。常用的有3 种:SPICE模型,IBIS模型,Verilog-A模型。


SPICE是一种功能强大的通用模拟电路仿真器。它由两部分组成:模型方程式(Model Equation)和模型参数(Model Parameters)。


由于提供了模型方程式,因而可以把SPICE模型与仿真器的算法非常紧密地连接起来,可以获得更好的分析效率和分析结果;IBIS模型是专门用于PCB板级和系统级的数字信号完整性分析的模型。


它采用I/V和V/T表的形式来描述数字集成电路I/O单元和引脚的特性,IBIS模型的分析精度主要取决于1/V和V/T表的数据点数和数据的精确度,与SPICE模型相比,IBIS模型的计算量很小。


5. 仿真验证


采用异步收发报机实例电路来展示结果,在仿真环境下设置激励信号为50 ns,电源设置为5V,其他设置默认,对RTSB网络的U3-5脚进行仿真,仿真情况如图3所示:


a曲线是端接前的信号波形,可以看到存在严重的信号反射;曲线b,c为地端接电阻后的信号波形,端接电阻值不同;d曲线为戴维南端接后的信号波形,从图中可以看出端接电阻可以基本消除反射,缺点是端接电阻到地使地高电平电压下降,端接电阻到电源使电源低电平升高。


6. 结 语


基于微电子技术的不断发展,高速器件的使用和高速数字系统设计越来越多,系统数据速率、时钟速率和电路密集度都在不断增加,对PCB板的设计要求也越来越高,特别是信号完整性问题。


要保证PCB具有良好的信号完整性就必须综合多种影响因素,合理布局、布线,从而提高产品性能。


关于高速数字PCB板设计的学习,单是几篇干货满满的文章自然是没办法让你脱胎换骨成为大咖,这一点其实每个人都很清楚。毕竟除了夯实基础,还需要掌握一定的实操性内容。所以我想说,拥有自学能力固然重要,但有时候是需要高人指点,这样事半功倍的得到才能更加快速的成长,同时也能帮你避开很多大坑

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