我的testbench仿真文件如下：
  1. `timescale 1 ns/ 1 ps
  2. module LAMP_vlg_tst();
  3. // constants                                          
  4. // general purpose registers
  5. reg eachvec;
  6. // test vector input registers
  7. reg clk;
  8. reg rst_n;
  9. // wires                                               
  10. wire led;
  12. // assign statements (if any)                          
  13. LAMP i1 (
  14. // port map - connection between master ports and signals/registers   
  15.         .clk(clk),
  16.         .led(led),
  17.         .rst_n(rst_n)
  18. );
  21. reg [7:0] memory [0:255];
  23. integer scan;
  24. integer index=3;
  27. initial begin
  28.         clk=0;
  29.         #10 clk=~clk;
  31. end
  33. initial begin
  35. $readmemh("memory.list", memory);
  37. end
  38. if(index>0)
  39.         begin
  40.                 for(scan=0;scan<index;scan=scan+1)
  41.                         if(memory[scan]>0)
  42.                                 begin
  43.                                         $display("%d",memory[scan]);
  44.                                 end
  45.         end
  46. else
  47.                         $display("error--indexiszero");
  48. endmodule
可是运行仿真出错，提示
5.jpg
请高手解惑，谢谢！