成本问题和技术问题都是明显的挑战。此外，cycle time也在逐渐增加，这是芯片尺寸缩小公式中的一个关键但很少宣传的因素，这为芯片制造商和客户带来了更多的担忧。事实上，成本、技术障碍和cycle time都是摩尔定律持续放缓的原因。
cycle time是晶圆厂从开始加工一个晶圆批次到该批次加工完成所花费的时间。通常，晶圆批次由25个芯片组成，它在晶圆厂的各种工艺步骤之间移动。先进的逻辑工艺可以有600到1000个步骤，甚至更多。
查看cycle time的一个简单方法是在晶圆厂中应用称为Little’s Law（利特尔法则）的概率理论。在这种情况下，根据KLA-Tencor公司的理论，cycle time等于起始速率上的在制品（WIP）。例如，根据KLA-Tencor的数据，如果晶圆厂有12000个批次，每月处理4000个批次，则总cycle time为3个月。
图1 ：何为cycle time ？（来源：KLA-Tencor ）
这听起来很简单，但在现实世界中并不奏效。例如，与平面器件相比，3D NAND和finFET具有更多层的复杂3D结构。处理它们需要更多的步骤，这会增加晶圆厂的cycle time。
为了防止cycle time的增加，芯片制造商需要更快的设备，曝光工具成为了重中之重。作为回应，设备供应商正在制造具有更高生产能力的工具。这些工具还可以处理更先进和更微小的结构。
尽管生产能力有了提升，但是随着更多的多重曝光步骤和其他工艺的转变，cycle time仍然在增加。加州大学伯克利分校工业工程与运营研究教授Robert Leachman说：“我们的流程和产品的复杂性比工具的生产率提升的速度更快。虽然我们更擅长运营工厂，工具也变得好很多，但是制造芯片仍然需要花费更长时间。”
通常，制造厂中最常用的cycle time量度是“每层掩膜的天数”。平均来说，制造厂需要1到1.5天的时间来处理一层。最好的晶圆厂是0.8天，Leachman表示。
28nm器件有40至50个掩膜层。相比之下，14nm/10nm器件有60层，预计7nm可以增长到80到85层，5nm可能有100层。因此，使用今天的平版印刷技术，28nm的cycle time大约为40天，14nm/10nm为60天，7nm则增加到80到85天。如果5nm仍使用今天的技术，不用极紫外光刻的话，则会达到100天。
为了使事情复杂化，晶圆厂的cycle time在一项工艺的初期会增加，但随着技术的成熟而下降。在此过程中，cycle time可能会受晶圆厂中可变因素的影响。最大的问题涉及到处理各个工艺步骤之间的等待时间。
图2 ：可变因素对生产能力和cycle time 的影响。（来源: Fabtime ）
考虑到这些问题，芯片制造商可能会遇到延迟给定工艺过程的问题。随着复杂性的增加，延迟发生的概率会更高。潜在的延迟可能会增加晶圆厂成本以及影响芯片客户的产品上市时间。这很难转化为成本，但这意味着双方的收入都会蒙受损失。
总而言之，虽然解决的问题越来越大，但是cycle time不断增加并不奇怪。Leachman说：“每个存储单元或晶体管的成本仍然下降。随着我们走向摩尔定律最后阶段，成本下降的速度可能要比以前慢很多。但是我们得到它们的速度不会下降。它正在加速。这是一个很大的挑战。它价值连城，非常困难，我们做得并不好。”
cycle time不限于晶圆厂。同时也是掩膜部门和其他IC流程的一个问题。总而言之，客户将需要更好地处理cycle time问题，以便对设计日程有更切合实际的期望。
掩膜部门的问题
涉及cycle time的问题始于掩膜部门。在流程中，芯片制造商设计一个IC，然后将其转换为文件格式。然后基于该文件格式开发光掩膜。
光掩膜是IC设计的主模板。掩膜开发后，将其运送到晶圆厂并放置在光刻机中。光刻机投射光线透过掩膜，将图像曝光在芯片上。
所以掩膜和光刻被绑定在了一起。今天，芯片制造商使用193nm波长光刻技术在芯片上打印微小的特征。实际上，193nm光刻在80nm半节距处达到了它的极限。
为了扩展193nm光刻，芯片制造商使用称为光学邻近校正（OPC）的掩膜版增强技术（RET）。OPC充分利用微小的形状，以及次解析度辅助特性（SRAF）。SRAF放置在掩膜上，修改掩膜图案以改善芯片上的可印刷性。然而，在20nm处，SRAF在掩膜上变得太密集，难以在芯片上打印可辨别的特征。
为了解决这个问题，逻辑厂商将目光转移到多重曝光。MentorGraphics高级物理验证方法的项目经理David Abercrombie在一篇博客中解释说：“对于多重曝光，原始的掩膜形状在两个或更多个掩膜之间被划分，使得每个形状都具有足够的空间，以便OPC操作使其可打印。然后单独打印每个掩膜，最终将整套原始形状的图像成像到芯片上。”
多重曝光使行业能够缩小IC尺寸，但对掩膜有一些影响。SRAF正在变得越来越小，越来越复杂。D2S首席执行官Aki Fujimura表示：“除此之外，多重曝光还需要更多的掩膜。每个掩膜的倍增需要更长的时间才能产生，并且需要更多的掩膜，这会在给客户返回样片时引起问题。”
复杂性影响光掩膜生产的cycle time。掩膜制造商使用术语“周转时间（turnaround time，TAT）”，而不是cycle time，TAT是指制作和发布掩膜的时间。
根据Beam Initiative的“掩膜制造商调查”，28nm掩膜的TAT约为7.28天。对于16nm/20nm掩膜，TAT增加到了12.82天。虽然在调查中没有分析增加的原因，但一种可能性是多重曝光的来临。
根据调查，14nm掩膜的TAT下降到8.67天。虽然也没有分析其原因，但这可能是由芯片制造商积累了更多的多重曝光经验所导致的。在10nm/7nm处，TAT预计将增加到9.52天。
图3：TAT再次上升 （来源：eBeam Initiative ）
Dai Nippon Printing（DNP）的研究员Naoya Hayashi说：“TAT更长的原因是写入时间、检查时间和验证时间。”
写入时间是罪魁祸首。如上所述，IC设计要转换为文件格式。该格式被转换成电子束掩膜写入器的一组指令。这个过程称为掩膜数据准备（MDP）。
然后，电子束掩膜写入器将指令和图案微小的特征写入掩膜。但随着掩膜复杂性的增加，电子束需要更长的时间来写入它们。
幸运的是，我们有解决方案。最近，IMS Nanofabrication引入了一个多光束掩膜写入器。它配备262,144个光束，系统可以在10小时内写完一个光学掩膜，而传统工具要写30小时。
NuFlare正在开发一个类似的系统。“多光束写入有助于TAT，因为写入时间与形状的数量和复杂性无关。”D2S的Fujimura说。
还有其他问题。Fujimura说：“掩膜形状需要更小、更复杂，以满足所需的晶圆加工余量、剂量控制和实现线性校正所需的形状校正。这需要增加数据准备的处理时间。”
一方面，D2S开发了可以加快MDP和其他流程的平台。但距离掩膜部门的要求还有差距，该行业希望有更快的过程控制工具和其他系统。
晶圆厂内部
一旦掩膜完成，便被运送到晶圆厂。根据加州大学伯克利分校的理论，晶圆厂每月有50,000个晶圆开始制造，晶圆厂可能需要以下设备：
50台扫描式/步进式光刻机加上晶圆轨道；晶圆厂是使用自动化材料处理系统（AMHS）的自动化工厂。为此，芯片在一种称为前端开启式晶圆传送盒（FOUP）的封闭容器中进行加工和运输。使用高架式芯片运输车（OHT）系统将FOUP从一组设备运送到另一组。据Daifuku说，在大型晶圆厂中，OHT轨道可以长达10公里，可容纳数百辆汽车。
10台大电流和8个中等电流离子注入机；
40台刻蚀机；
30种CVD工具；
晶圆厂还需要清洁系统和过程控制工具。
图4 ：统一的晶圆厂运输系统（来源：Daifuku ）
为了让所有工作一齐进行，晶圆厂使用了各种工厂自动化技术。 供应商还使用WIP流程技术（如实时分发和调度）来协调制造流程。
除物流外，晶圆厂管理者也在关注其他事宜。KLA-Tencor全球客户组织高级总监Robert Cappel表示：“管理者关心成本、cycle time和可预测的收益。芯片制造商的目标是用可接受的成本来制造可靠的器件。cycle time也是关键。我每天都在晶圆厂中，cycle time的增加会花费我更多的钱。”
然而，控制cycle time是具有挑战性的。例如，晶圆厂工具具有一定的生产能力规格，相当于确定的cycle time。Cappel说：“这就像是工作在完美的世界中，但cycle time中有更多的组分。有处理时间，然后有等待使用工具的排队时间。”
事实上，cycle time的最大组分是等待时间。可变因素、操作员延迟、设备安装错误，以及设备停机也是等式的一部分。此外，晶圆厂的利用率也是组合的一部分。ASML产品营销总监Michael Lercel说：“如果以很低的利用率运营晶圆厂，您的加工时间会非常原始。但是，如果以更高的利用率运营晶圆厂，排队时间就会变得更长。”
如果这还不够，则还有其他问题。三星半导体研发中心的技术人员Han Jin Lim表示：“随着器件的复杂性日益增加，晶圆厂工具的生产率下降了。”
考虑到这一点，芯片制造商需要更快的工具。但不是所有的流程步骤都需要更高的生产能力工具，特别是对于一些非关键层。
AppliedMaterials副总裁兼图案和封装部门总经理Prabu Raja说：“有些工具需要cycle time和生产能力的显著改善。”
总而言之，cycle time是一个复杂的问题，它有许多变量。以下是公式：
图5 ：Cycle time 的组分（来源：KLA-Tencor ）
Cycle time的瓶颈
显然，芯片制造商希望在四个主要领域保持一定的cycle time。它们是：图案形成、前段工程（FEOL），后段工程（BEOL）和不增值作业。FEOL是在晶圆厂形成晶体管的地方，而BEOL是制造铜互连的地方。不增值作业包括计量和检验。
finFET制造工艺从图案形成开始，这是cycle time最大的瓶颈。三星的Lim表示：“随着图案复杂性的增加，晶圆厂工具的cycle time也将增加，包括从FEOL到BEOL的所有步骤。”
在今天的多重曝光流程中，芯片制造商实施了两步加工——画线和切割。首先，使用一种称为自对准二重/四重图案（SADP/SAQP）的技术在器件上画细线。 SADP/SAQP使用一个光刻步骤以及额外的沉积和蚀刻步骤。
图6 ：SADP 金属工艺，其中的间隔物是电介质（来源：Mentor Graphics ）
对于切割，芯片制造商使用SADP/SAQP，或双重曝光工艺。双重曝光有时被称为曝光-刻蚀-曝光-刻蚀（LELE）。三重曝光包括LELELE。
对于多重曝光中，7nm工艺所进行沉积、蚀刻和清洁步骤是16nm/14nm的两倍。 Coventor首席技术官David Fried表示：“随着我们从简单的一次曝光，到大多数28nm工艺所采用的多重曝光，步骤数增加得很快。现在，有三个切割级别的SAQP流程可能有60步操作，如沉积、蚀刻、清洁、旋转和曝光。”
在SADP流程中，可以使用抗蚀剂来绘制图层。然后在抗蚀剂上沉积一层，再次蚀刻，直到沉积物留在抗蚀剂线的两侧。然后去除掉抗蚀剂。专家指出，SADP无需两个完整的光刻循环，因此不会增加循环时间。
然后就是LELE。如果进行两次完整的光刻/蚀刻循环来创建双重曝光，那么循环时间会增加。据专家介绍，如果您的工艺有25个光刻层，其中有5层需要双重曝光，那么您将会有30个光刻循环。
“这是看待问题的另一种方法，对于LELE双重曝光，层的cycle time可能会加倍，因为您必须重复照相/蚀刻/去胶过程，三重曝光会增加三倍的cycle time，依此类推。”Mentor的Abercrombie说。
还有其他因素，如定位误差（overlay）和整体设备效率（OEE）。定位误差涉及到光刻机将各种掩膜层精确对准的能力。根据加州大学伯克利分校的理论，OEE是指完成的工作量除以总时间。
加州大学伯克利分校的Leachman表示：“将所有这些都加起来。如果你在某些层上做三重曝光，你会有50到60层，这需要很长时间。你要面对这些步骤所有的等待时间。减少cycle time的真正战斗在于减少等待时间。一个晶圆必须等待所有晶圆都通过了流水线才会离开。即使每个芯片通过光刻机只需1分钟，从这个批次开始到机器人将它运走仍会花费45分钟的时间。”
有解决方案吗？
同时，每家芯片制造商都有给定工艺过程的设定cycle time。为每个工艺过程指定cycle time非常困难，但很显然，cycle time正在增加。
那么解决方案有哪些？可以肯定的是，工具厂商正在进行改进。不久前，193nm光刻机每小时处理量为100片。ASML的Lercel说：“现在，光刻机每小时处理275个晶圆，而且精度更高。”
如果行业采用EUV，情况可能会不同。他表示，例如，在7nm工艺中使用EUV，cycle time至少减少一个月。
沉积和蚀刻工具的供应商也在进行改进。Lam Research全球产品集团首席技术官Yang Pan说：“最终，这事关良品的数目，而且想得到良品有许多因素需要考虑。这包括：在沉积过程中降低薄膜应力，满足finFET特性的苛刻要求，特征从顶部一直到底部的蚀刻，减少可变因素，等等。”
多重曝光还需要使用一种称为原子层沉积（ALD）的缓慢工艺制造的薄膜。为了加快这个过程，有些厂商提供了多晶圆系统。Pan说：“我们已经证明，更多地利用（多晶圆）工艺架构固有的生产力优势对于厚膜沉积堆叠至关重要。”
的确，这需要一个整体的方法。Applied Materials公司蚀刻和图案策略和市场营销副总裁Uday Mitra说：“我们与客户合作，简化了多重曝光中使用的工艺流程，从而减少了工艺步骤和成本，同时降低了cycle time和工艺引起的变化。这可以通过在隔膜、硬掩膜、间隙填充，和高选择性蚀刻能力的过程中使用新型薄膜来实现。”
在另一种方法中，业界继续开发新的集群工具。 AppliedMaterials的Raja说：“现在有更多的集成工具，例如沉积和蚀刻。现在，我们可以把沉积和蚀刻放在一起，把外延和时刻放在一起，把CVD和PVD放在一起。这些类型的集成系统消除了排队时间。”
另一个策略是早日解决问题。为此，芯片制造商应该加强他们的计量和检查工作。发现缺陷，或检测线路中的可变因素可以解决一些问题。“过程控制可以帮助您缩短cycle time，把cycle time做到最好的人有更多的过程控制程序。”KLA-Tencor的Cappel说。
来源： semiengineering MARK LAPEDUS
/2 
