前言

  本部门所承担的FPGA设计任务主要是两方面的作用：系统的原型实现和ASIC的原型验证。
  编写本流程的目的是：
  
在于规范整个设计流程，实现开发的合理性、一致性、高效性。
形成风格良好和完整的文档。
实现在FPGA不同厂家之间以及从FPGA到ASIC的顺利移植。
便于新员工快速掌握本部门FPGA的设计流程。
  由于目前所用到的FPGA器件以Altera的为主，所以下面的例子也以Altera为例，工具组合为 modelsim +
LeonardoSpectrum/FPGACompilerII + Quartus，但原则和方法对于其他厂家和工具也是基本适用的。
    1. 基于HDL的FPGA设计流程概述

  1.1 设计流程图
  
  说明：
  
逻辑仿真器主要指modelsim，Verilog-XL等。
逻辑综合器主要指LeonardoSpectrum、Synplify、FPGA Express/FPGA Compiler等。
FPGA厂家工具指的是如Altera的Max+PlusII、QuartusII，Xilinx的Foundation、Alliance、ISE4.1等。
  1.2 关键步骤的实现

  1.2.1 功能仿真
  
  说明：
  
“调用模块的行为仿真模型”指的是RTL代码中引用的由厂家提供的宏模块/IP，如Altera 提供的LPM库中的乘法器、存储器等部件的行为模型。
  1.2.2 逻辑综合
  
  说明：
  
“调用模块的黑盒子接口”的导入，是由于RTL代码调用了一些外部模块，而这些外部模块不能被综合或无需综合，但逻辑综合器需要其接口的定义来检查逻辑并保留这些模块的接口。
  1.2.3 前仿真
  
  
说明：一般来说，对FPGA设计这一步可以跳过不做，但可用于debug综合有无问题。
  1.2.4 布局布线
  
  1.2.5 后仿真（时序仿真）
  
下一期将讲述《华为FPGA设计流程指南——Verilog HDL设计》，请期待明日更新！
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