丸子~

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运放输入偏置电流和失调电流的最详细讲解(下)

2020-10-30 21:45:04 显示全部楼层

运放的共模拟制比,是常被大家关注的一个运放参数,尤其是在差分放大器和仪表放大器中。但这一小节只讨论运放的共模抑制比,以及CMRR带来给运放的误差。关于差分放大器和仪表放大器,以后另文讨论。

      在开始讨论运放的共模抑制比,我们先了解一下运放的共模输入电压,运放的共模输入电压是指运放的两个输入引脚电压的平均值,注意是“平均值”,这一点很重要,如下图所示。对于双极性输入级的运放,运放的共模输入电压,一般达不到电源轨。而有些rail to rail输入运放的共模电压是可以达到电源轨的。

       在理想运放中,运放的差模放大倍数为无穷大,共模放大倍数为0。理想总是美好的,现实总是残酷的。因此实际运放确不是这样的,实际运放的差模放大倍数也不会是无穷大,共模放大倍数也不会是零。我们就这样定义运放的共模抑制比(CMRR),差模增益与共模增益的比,如下式

还有一个参数非常常见,就是CMR,它其实是CMRR的对数表示,如下式:

不过这两个参数经常被混用。我们只要了解他们都是在表示,运放对共模信号的抑制能力就可以了。

运放只所以会对共模信号能够进行放大,当然这是我们不期望的,但也是不可避免的。主要来源于下面几个原因:

(1)      运放差入输入级的不匹配。这又可分为以下的原因引起的不匹配:

1)      源极或漏极电阻的不匹配,

2)      信号源电阻

3)      栅极-漏极之间的结电容

4)      正向跨导的不匹配

5)      栅极漏电流

(2)      拖尾电流源的输出阻抗

(3)      拖尾电流源的寄生电容会随频率的变化而变化

下面我们就挑几个上面的原因看一下它们的影响:

(1) 电阻的不匹配,如下图所示,由于电阻的不匹配,一个共模电压的变化ΔVin,会在X,Y点转化为一个差模电压。

计算如下,这个由失配阻ΔRd引入的差模信号,就会转化为差分级输出信号的噪声。

(2) 输入晶体管的不匹配,管子的不匹配,会引起两管子的电流的微小差别,并且两个的跨导是不一样的。

         由于输入级管子的不匹配,会将共模信号转化为一个差模的误差,可以用下面的公式表示,它表示失配跨导引起的CMRR。



(3) 再介绍一个原因,就是拖尾恒流源的寄生电容会随频率变化而变化。这会引起这个恒流源电流的变化,差分输入端射极或源极电阻用恒流源代替的目的是保持电流恒定和高阻抗。但它的电流如果随频率发生变化,势必降低差分输入端的共模抑制能力。

上一小节简单介绍了,共模抑制比的定义,以及引起它的原因。下面就介绍一下,它的影响。本系列贴子的目的是说清楚运放参数的定义,分析引起这个问题的原因,介绍明白这个参数对电路的影响,最后尽力介绍一些经验方法来尽可能的减少和避免这些影响。

        简单来说,CMRR是运放的一个直流精度参数,它的好坏,会引起运放的放大电路的输出误差的好坏。

下表是OPA177的datasheet中标出的共模抑制比CMRR,注意表中标定的值是指,在输入共模电压范围内的直流共模抑制比。它的最小值为130dB,是非常高的值。

       由于CMRR是有限值,当运放输入端有共模电压Vcm时,它会引入一个输入失调电压,我们称之为Vos_CMRR。如下图所示

        当共模电压为5V时,这个失调电压为1.58uV。计算过程如下,直流共模抑制比转化为比率为:

        对于上图中的G=2的电路,则输出端误差为3.16uV。对于基准源为2.5V,双极性输入的24位ADC来说,为相当于引起了11个LSB的直流误差了,直接影响到最后四位的精度了。

       下面介绍另一个不好的影响,运放的CMRR是随频率的增加而降低。Datasheet中通常会给出一个曲线图来表示这一变化。如下图,这一点是一个非常令人不爽的特性。

        我们可以计算一下这一特性的影响,如下图所示,当共模信号为一个20Vpp@1KHz的正弦信号时,它引入的输入失电压将是Vos_CMRR_AC=200uV@1kHz。对于Gain=2的放大电路,它的输入误差信号将为 400uV@1kHz。

         有一点需要引起注意,对于反向比例放大电路,如下图,它的同向端是接入到地的,由于“虚短”。此放运放的共模信号将为0,并且不随信号的变化而改变。因此共模信号引起的误差很小。


       而对于同向比例放大电路,如下图,它的同向端是接是接的信号,由于“虚短”。此放运放的共模电压就是信号的电压。如果信号本身是一个频率很高的信号,幅值也很大。那么由这个信号引 入的Vos_CMRR_AC执必会非常大。此时应选用在信号频率上 CMRR依然很高的运放。经过上面的分析,即使这样,Vos_CMRR_AC的影响可能也会是非常严重的。

       最后简单介绍一下运放的CMRR测试,通常人们会想到有下图的方法来测试CMRR,这种方法看似简单,但存在一个很大的问题,就是它需要的电阻匹配度非常高,为发测CMRR>100dB的运放,需要1ppm以下的电阻。这几乎不实用。

      简单易行的方式是下图的方式。它对电阻的匹配度要求要低的多。

      设信号源输出电压为VS,测得辅助运放输出电压为VL0,则有

  

在本系列主题的part1-part8中详细分析了运放的主要直流参数。我们分析它们的原因就是,它们会给我们的电路引入直流误差。本贴的主要目的是把影响运放直流误差的原因都找出来,并且说明了它是怎样影响的。以便工程师在设计精密放大电路时多加注意。

        这一贴主要解释一个图和一个公式。这个图和公式来源于TI的一篇应用手册。

http://www.ti.com/lit/an/sboa054/sboa054.pdf 感兴趣的话,可以细细读来。

        首先让我们看一下,同放放大电路的理论模型,如下图

        这个电路在运放的应用电路中,再长见不过了。它的输出为eo. 等于闭环增益(1/β)乘以输入信号,这里的。输入信号我们要多加注意了,它是由电路的输入信号ei减于运放引入的误差eid构成的。式中β是反馈系数,对于像下图这样的典型同向放大电路,它的值就是R1/(R1+R2)。这在模电课本中都有详细叙述,不过多啰嗦。本文更要关注的是eid。

          对于eid,我们的第一反应可能会是输入失调电压offset,再进一步的反应是输入偏置电流流过电阻网引起的误差电压。可事实,远不只这两个因素,它俩还有七大姑八大姨的都来凑热闹。那我们就展示出它的真面目:

            上式等号右边的项够多吧。真没让我们失望,这么多参数,参于到制造直流误差的行列中。当然这些参数,也就是在part1-part8中提到的参数。

让我们再来认真看一下上一小节中提到的公式:

下面我们一项一项的来看看他们吧。

(1)    Vos, 输入失调电压,大家都熟,不多废话。它更坏的一点是它不是一个老实待着的值,它会随着温度变化漂移呢。

(2)    Ib+, 同向端输入偏置电流,它流过同向端等效阻抗,形成一个误差电压。

(3)    Ib-,  反向端输入偏置电流,它流过反向端等效阻抗,形成一个误差电压。

有人可能注意了,输入端阻抗怎么计算呢。下面的图一看就明白了。简而言之吧,输入电阻(信号源电阻加输入端电阻)与反馈电阻的并联。千万别忘了信号源电阻哦,因为我们时常选用高阻抗的传感器做信号源。

(4)    en, 等效输入噪声。这个值,我的理解可不只是datasheet中给定的en如1.1nV√Hz。它是集成了电压噪声,电流噪声和电阻噪声三都的贡献的。是所有噪声等效到输入端的值。具体请参照Art Kay的文章和本系列博文的part4。

(5)    eo/A, 这个表达式,可能很多人从来没有关注过,有这一项的原因是,运放的开环增益A不为0。这也就是因为输入贴值的不同,而引起的等效输入误差的不同了,举个例子吧,如果输出值是5V。开环增益是100dB,不低了吧。它的折算到输入端的误差就有50uV啊。不是小数目了。

(6)    eicm/CMRR, 这个不用多说,输入端的同模电压除以共模抑制比。又有一点不好的地方,运放的CMRR可是随共模信号频率的增加而下降的。好多运放的CMRR在共模信号到10KHz以上时,就比直流下降了几十个dB呢

(7)    ΔVs/PSRR,电源电压的变引入的误差。同样的,交流PSRR在随频率的增高,而下降。


看了这些,可能还会以为,这点小误差是毛毛雨了,至多到mV级,甚至在uV级,不要忘了,它还要乘上一个增益Gain呢。假如输入误差是100uV。增益为100倍,则输出的误差信号,就是10mV。


Input_error x Gain = Output Error

如果还觉得没什么,那再讲一个经验值吧,一个满量程为5V的16位ADC的一个LSB约为75uV。只要75uV的误差就会引起ADC的一位的变化。假如放大电路的输出误差信号是1mV的话,这个信号给ADC,直接引起的误差就是13个LSB以上。

这个Output error,真是鱼龙混杂。有直流成份,这个可通过ADC采样后校正去除掉。有噪声信号,还有交流的成份。最不期望的,它还会随温度漂移呢。

我们在设计电路中,可以通过上面的分析,找出引起直流误差的主要因素,然后努力减小之。

下图形象的说明了运放的输入端阻抗的特性。主要有两个参数,输入阻抗和输入电容。对于电压反馈型运入,输入阻抗主要由输入级的决定,一般BJT输入级的运放。的共模输入阻抗会大于40MΩ。差模输入阻抗大于200GΩ。对于JFET和CMOS输入级的运放,输入阻抗要大的多。这个阻抗通常表现为电阻性。作为常识被我们所熟知。

         更值得我们多加关注的是运放的输入电容。这个参数通常在datasheet的表格中所列出,但常被忽视。运放的输入电容,通常分为共模输入电容Ccm和差模输入电容Cdiff。如下面是OPA376的datasheet中列出的输入电容。

          对于有EMI抑制特性的运放,如LMV832,它的输入电容会被设计的正大的些。下面是带EMI抑制功能的LMV832的输入电容值。

运放的输入共模电容Ccm 和差模电容 Cdiff会形成运放的输入电容 Cin。在许多应用中,运算放大器的输入电容都不会造成问题。但在某些应用中会引起放大电路的不稳定。尤其是反向输入端的电容,是放大电路不稳定的几大罪魁祸首之一。如下图所示是运放在有输入电容的影响下的模型。

        这个反向输入端的电容会在运放的环路增益中引入一个极点。正是这个极点的存在,在某些条件下,可能会引起放大电路的不稳定。

         运放输入电容引入的极点如下式。即使这个极点0-dB交截越频率之内,而是非常靠近0-dB交越频率,它也有可能引起问题。在这个极点的频率点上,相位会有45度的相位延迟,它很可能减少放大电路的相位裕度。如放大电路的0-dB交截越频率是2MHz。在2MHz处的相位裕度是89°。 如果这个极点的频率点也在2MHz处,它将使相位裕度减少45°。而变为φ = 89° – 45° = 44°。 44度的相位裕度就显得的不够了。

        通常放大电路的输入电容不只由运放的输入电容组成,还包括布线引起的杂散电容和引脚电容。应尽量避免运算放大器反相输入端存在外部杂散电容,尤其是在高速应用中。反相输入周围区域应去除接地层,从而最大程度地减小PC板杂散电容,此外,该引脚的所有连接都应尽量短。

        在一些应用,常会加入反馈电容来增加放大电路的稳定,加入反馈电容后的电路的环路增益为,可见反馈补偿电容给环路增益中引入了一个零点。

        关于运放电路稳定性,可以参阅Tim Green的系列文章。

Operational Amplifier Stability。

通常情况下我们可以在运放的datasheet中得到运放的输入电容Ccm和Cdif。这些值通常是典型值。有某些情况下,可能需要实测一下运放的输入电容,下面提供一种实用的测试方法。

下图是测试的原理图,基本测试原理是把运放接成跟随器,然后在同向输入端串联一个电阻(阻值一般在100K-1M之间),这个电阻与运放的输入电容会形成一个RC电路,我们测试出这个电路的-3dB频点,已知串联电阻。就可以计算出运放的输入电容。这里需要注意的是,电阻也是有等效并联电容的。如一个典型的1/4W电容的等效并联电容约为0.3pF。我们可以通过串联电阻的方法来减小电阻的等效并联电容。

下面的图片是实际测试的Setup。使用到的仪器有网络分析仪,高阻抗FET探头。和功耗分离器。为什么不用示波器呢?这是有原因的。

由于运放的输入电容通常是小于10pF的。示波器的探笔的电容通常是在10pF左右。如果用示波器探笔去测量运放的输入电容根本就无法测准。因此需要选用电容小于1pF的,高阻抗FET探头如Tektronix® P6245。

下面简要介绍一下测试方法:

(1)首先要测试未安装运放时PCB的杂散电容,网络分析仪的测试结果读出-3d频点f1。并计算出杂散电容:

(2)在电路中安装上运放,然后用网络分析仪测试出-3dB频点f2。并计算出运放输入电容与杂散电容的和:

(3)如果我们选取的串联电阻远小于运放的共模电阻,则可以看作Rth1=Rth2。则此时上式可以写为:

这样,求差,就可以计算出运放的输入电容了。

对于运放的增益带宽积,大家再熟悉不过了,这也是我在大学初学运放时,记忆深刻的唯数不多的几个参数之一。

还是想写篇贴子对这个参数深刨根一下,(赵大叔小品“往祖坟上刨”)。对于单极点响应,开环增益以6 dB/倍频程下降。这就是说,如果我们将频率增加一倍,增益会下降两倍。相反,如果使频率减半,则开环增益会增加一倍,结果产生所谓的增益带宽积。下表就是运放OPA376的datasheet中给出的增益带宽积典型值5.5MHz。

比这个表格中的参数更有用的是运放的开环增益曲线,如下图是OPA376的datasheet中给出的开环增益曲线.

       在一些资料中也常看到运放的单位增益带宽,它是指运放增益为1时的-3dB带宽(上图把它标出来了),它与运放的增益带宽积从数值上是相等的,虽然名称不同。下面我们往深处刨一下图中的曲线,先观察增益曲线,它在1Hz左右有一个拐点,从这个拐点之后,运放的开环增益开始以-6dB/2倍频程(或-20dB/十倍频程)下降。正是由于这个拐点的存在,才使得运放有了增益带宽。这与理想运放中的开环增益是无穷大是不一样的。

        增益带宽积的值可是有隐含条件的,就是这个值是在小信号下的带宽,这个常说的小信号是多小呢,印象中是100mVpp吧。但我们的运放常用来放大大信号,输出都在几伏左右。工程师常见的问题就是计算出来的带宽够啊,怎么在实际电路中就不够了呢,原因就在这。因此大信号带宽还要关注一个参数压摆率SR。将在以后的贴子中介绍。

       小结,增益带宽积是表示小信号的增益带宽。大信号另当别论。

我始终觉得运放的压摆率(SR)是与运放的增益带宽积GBW同等重要的一个参数。但它却常常被人们所忽略。说它重要的原因是运入的增益带宽积GBW是在小信号条件下测试的。而运放处理的信号往往是幅值非常大的信号,这更需要关注运放的压摆率。

压摆率可以理解为,当输入运放一个阶跃信号时,运放输出信号的最大变化速度,如下图所示

它的数学表达式为:

因此在运放的数据手册中查到的压摆率的单位是V/us.下表就是运放datasheet中标出的运放的压摆率。

我在实验室里测过OPA333对阶跃信号响应的波形如下图所示。希望能让大家看的更直观:

讨论完定义和现象,我们来看一下压摆率SR的来源。先看一下运放的内部结构:

  

这个图有点眼熟,是的,运放的SR主要限制在内部第二级的Cc电容上。这个电容同时也决定着运放的带宽。那运放的压摆率,主要是由于对第二级的密勒电容充电过程的快慢所决定的。再深究一下,这个电容的大小会影响到运放的压摆率,同时充电电流的大小也会影响到充电的快慢。这也就解释了,为什么一般超低功耗的运放压摆率都不会太高。好比水流流速小,池子又大。只能花更长的时间充满池子。

下表是一些常用到TI运放的压摆率和静态电流:

上面简单说了一个影响压摆率SR的因素。下面该说SR对放大电路的影响了。它的直接影响,就是使输出信号的上升时间或下降时间过慢,从而引起失真。下图是测试的OPA333增益G=10时波形。由于OPA333的增益带宽积为350kHz,理论上增益为10的时候的带宽为35kHz。但下图是24kHz时测试的结果。显然输出波形已经失真,原因就是压摆率不够了。带宽也变成了27kHz左右。



因此这里要引入一个重参数,重要程度堪比增益带宽积。那就是运放的全功率带宽。虽然只是一个数学推导。

对于一个输出为正弦波的信号,输出电压可表示为:

Vout = Vp * sin(2*pi*f*t)

这个输出电压对时间求导可得:

上式的max是指在求导后的余弦信号在t=0时得到最大值。这个很好理解,也就是说原正弦信号在t=0时压摆率最大。

可以看出dV/dt表示的压摆率,跟信号的频序有关,还与信号的输出幅值有关。上式中,如果Vp是运放的输出满幅值。则上式可表示为

此时FPBW就是运放的满功率带宽了。记住它吧,它简值太重要了。例如如果想在100Khz以内得到正弦波的10Vo-p振幅,按照公式需要转换速率的是6.3v/us以上的OP。可以看出,满功率带宽由压摆率和输出信号的幅值决定的。也就是压摆率一定的情况下,输出信号的幅值越大,全功率带宽越小。这也解释了上面OPA333的测试结果。

这里还要说一个得要的公式,就是运放的上升时间与带宽的关系。如下式,面熟,这个公式在很多地方都见过。也太重要了,记住它吧。

今天我们深一点分析这个公式的由来。其实它是由一阶系统的响应计算而来的。对于一阶RC的频率响应为

一阶系统的阶跃响应为下式。

Vo=0.1Vm时 t=0.1RC。(-ln0.9 =0.1)当Vo=0.9Vm时,t=2.3RC (-ln0.1=2.3)。则RC阶跃 响应的时间为Tr=2.2RC.

而对于一个一阶RC的带宽又可以表示为:BW=1/(2*pi*RC)。上升时间里也有RC,这两个RC是同一个喽。这句是废话。那Tr=2.2/(2*pi* BW)=0.35/BW。

下面我们对这个结论用TINA进行一下仿真。运放为OPA2188,增益带宽积为2MHz。运放设置为增益为1的同向放大电路。输入信号为10mV的阶跃信号。输出信号的上升时间为220.8ns-82.5nS=138.3nS.

下面看一下计算结果:计算结果为175nS。约20%的误差。但也有很好的参考价值了。

相信关注运放建立时间的人不是特别多,但是运放的建立时间,对于其后的ADC至关重要。如一个16bits的ADC,它的一个LSB对应的电压范围是其满量程的15ppm, (百万分之十五) 。如果驱动ADC的运放还没有达到最终的值就被ADC采样了。这必然会引起ADC的采样误差。

放大器的建立时间是当运输入为阶跃信号时,运放的输出响应进入并保持在规定误差带所需的时间。这个误差常见的值为0.1%, 0.05%,0.01%。一个杯具的时,误差大小与建立时间不是线性关系。如误差0.01%的建立时间可能是误差0.1%的建立时间的30倍以上。神奇吧。下图是运放的建立时间的示例说明图,建立时间,就是从阶跃信号开始到信号误差达到目标值的这段时间。如图上可以看出,运放运阶跃信号的响应会是一个含有过冲和振铃的二阶响应。这个响应看上去很熟悉,像控制系统的二阶响应。所以以下的分析与控制系统有相似性。

运放的建立时间,主要有两段组成,第一段是运放的输出电压从起始值到达目标值附近,这一过程是一个非线性过程。这一段的时长是由给运放的补偿电容充电的电流所决定的。关于这个补偿电压,在运放的压摆率中提到过。因此也可以理解为第一段时间与运放的压摆率有关,(压摆率的决定因素也是运放补偿电容充电的快慢)。第二段时间是指输出已经接近最终目标值了,进入这一阶段后,运放处在准线性区。这一阶段的特性,主要受运放的零-极点对(doublets)影响。在高速运放中,运放的slew rate非常高,因此第一段时间非常短,因此建立时间主要由第二段时间所决定。

关于第二段时间,感兴趣的可以参阅B.Yeshwant Kamath的经典论文

Relationship Between Frequency Response and Settling Time of Operational Amplifiers

关于建立时间的测量方法,可能需要比较精密的电路,和参数良好的仪器。网上也有经典的文章介绍。感兴趣的可以找一下。

Measuring op amp settling time by using sample-and-hold technique

从运放的指标上讲,运放的建立时间会受到大信号参数-压摆率 (SR)的影响和小信号参数-闭环增益的影响。下图是一款运放的建立时间与闭环增益的关系。

通过图表可以看出,随着闭环增益增加,建立时间也随着增加。这是由于高增益时,运放的闭环带宽会降低,因此调整输出误差的环路增益(AolB)也会减小。最终造成放大电路建立时间的增加。

最后再罗嗦一句,对于数据采样保持电路来说,建立时间是非常重要的。尤其对于ADC的输入需要通过multiplexer在不同信号间切换的。一定要注意让信号建立起来后,再进行采样。否则会引起不可预知的误差。

运放的输出短路电流是用来表明运放输出级输入或灌入电流的能力,这一指标表明了运放的驱动能力。一般的运放最大输出短路电流在几十个mA的水平,看上去不算很小。但在一些情况下也会引起问题,因此本贴花点时间来写一下这个问题。

下图是OPA376的输出短路电流,看得出源电流和灌电流是不同的,一个是30mA,另一个是50mA.

            运放的输出短路电流在反映一个重要的性能,就是驱动负载的能力,尤其是当输出信号幅值比较大时,负载电阻较小时,如一个输入20Vpp的正弦波信号,加在一个100ohm上时,则加在负载上的电流有有效值为7.07V/100ohm=70.7mA。

另一种的确定电流驱动能力的方法,是使用输出电流和输出电压图。图1显示了TI公司的LMH6642的输出电流和输出电压图。对于大多数器件,通常会对源电流(图2a)和阱电流(图2b)这两种情况分别给出一张图。


图2:LMH6642的输出特征

运用这种图,就能够估算出对于给定的输出摆幅运放所能提供的电流。这些图由芯片厂商,用来显示放大器的输出电流能力与输出电压之间的关系。

请注意,在图2中,描述了"来自V+的Vout"与输出源电流的关系,以及"来自V-的Vout"与输出阱电流的关系。用这种方法来表示数据的原因之一是,和输出电压相对于地的表示方法相比,它能被更容易地应用于单电源或双电源操作。另一个原因是由于电压余量比总的电源电压对于输出电流的影响要大得多,因此对于任意的电源电压,即使在数据手册上找不到精确对应的条件,这种数据手册方法也能使设计者通过一组最接近的曲线来进行粗略的计算。

图中能够用来预测一个给定负载上的电压摆幅。如果坐标轴是线性的,设计者只需要在图中的特征曲线上加上一条负载曲线,通过这两条曲线的交点就能确定电压摆幅。

本文的标题有此让人迷惑,运放的输出阻抗怎么会有两个呢,它们有啥区别呢。下面先来说一下他们的定义,从定义中可以看出它们的区别。Ro定义为运放的开环输出阻抗。Rout定义为运放的闭环输出阻抗。定义看上去很明确但理解起来还是不够直观。看下面的图,Ro是由运放内部输出级决定的,不随闭环增益的变化而变化。可以理解为运放的本征参数。

而Rout则不同,它是运放构成环闭放大电路后,从输出端看进去的阻抗,需要在输出端进行测量才能得到。当然它会随着闭环增益变化而变化。

讲完定义,下面讲一下它们俩的关系,公式很简单:

具体推导过程,在Tim Green的经典应用文档集“运算放大器的稳定性”第三篇,有详细的推导过程,这里不见重复了。(此处省略两百字,呵呵)。

下面着重分析一下,Ro对放大电路的影响,通过分析,我们可以看到Ro的危害,并在进行放大电路设计时,关注到所选用的运放的Ro值。

由于Ro的存在,并且不像理解运放中的为零,运放在驱动容性负载时,就会出问题了。主要问题是Ro和负载电容相互作用给放电大路的环路增益引入一个极点,下面就是上面电路中Ro和负载电容引入的极点的计算结果。这个极点的拐点频率为5.545KHz。好低哦。

fpo1 = 1/(2∙П∙RO∙CL)

fpo1 = 1/(2∙П∙28.7Ω∙1μF)

fpo1 = 5.545kHz

引入这个极点又会发生什么呢?它会使放大电路不稳定,看下面的图,它将环路增益画成了波特图进行分析,关于这一分析方法在Tim Green的经典应用文档集“运算放大器的稳定性”中有详细介绍。

可见引入的这一新的极点Fpo1使得运放的开环益在Fpo1以后以40dB/dec的速度滚降。它反馈系数倒数的直线时在相交点fcl时闭合速度为40dB/dec。这足以使放大电路不稳定了。(注:放大电路稳定性的判据为开环增益Aol曲线与反馈系数的倒数曲线在相交点fcl处的闭合速度为20dB/dec则放大电路稳定)

即使放大电路没有发生震荡,它也会使得放大电路对方波响应时有一个过冲。如下图,是在不同负载电路下小信号过冲的曲线。从曲线中可以看出,500pF的负载电路可以使放大电路过冲达50%。这个曲线很重要哦,在很多运放的datasheet中会给出。



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