这些平台为下一代 HPC、移动、5G 和 AI 设计优化 PPA
为了不断优化下一代片上系统 (SoC) 的功率、性能和面积 (PPA)，Synopsys于2021年 10 月 20 日 宣布台积电已为台积电的 3nm 技术认证了 Synopsys 数字和定制设计平台。 基于台积电最新版本的设计规则手册 (DRM) 和工艺设计套件 (PDK)，经过严格验证的认证是两家公司多年合作的结果。除此认证外，Synopsys 的数字和定制设计平台还获得了台积电 N4 工艺的认证。
台积电设计基础设施管理部副总裁 Suk Lee 表示：“我们很高兴看到我们与 Synopsys 多年合作的成果，以及他们的设计平台解决方案在台积电最先进的流程上获得了认证，这些流程可提供优化的 PPA。通过我们的战略合作，我们正在帮助我们的客户实现下一代高性能计算、移动、5G 和人工智能设计，并快速将他们的产品创新推向市场。”
数字设计流程以紧密集成的 Synopsys Fusion DesignPlatform™ 为基础，采用新技术确保更快的时序收敛、从综合到布局布线再到时序的全流程关联，以及物理签核。 该平台已得到增强，可提供改进的综合和全局布局引擎，优化库单元选择和布局结果。为支持 TSMC 的超低电压设计收敛，Synopsys 优化引擎已改进为使用新的封装优化算法。这些源自两家公司战略合作伙伴关系的新技术将有助于推动台积电 N3 工艺设计的PPA。
Custom Compiler™ 设计和布局解决方案是 Synopsys 定制设计平台的一部分，可为使用 TSMC 先进工艺技术的设计人员提供更高的生产力。自定义编译器的多项增强功能得到了包括 Synopsys DesignWare® IP 团队在内的早期 3nm 用户的验证，可减少满足 3nm 技术要求的工作量。 Synopsys PrimeSim™ HSPICE®、PrimeSim SPICE、PrimeSim Pro 和 PrimeSim XA 仿真器作为 PrimeSim Continuum 解决方案的一部分，为 TSMC 3nm 设计提供更短的周转时间，并为电路仿真和可靠性要求提供签核覆盖。
Synopsys 硅实现事业部总经理兼公司员工 Shankar Krishnamoorthy 表示：“我们与台积电的持续早期合作为台积电先进的 3nm 工艺技术提供了高度差异化的解决方案，这将使设计复杂 SoC 的客户更有信心取得成功 . 通过在整个流程中实现 3nm 的众多技术创新，设计人员可以在他们的下一代 HPC、移动、5G 和 AI 设计中充分利用显着的 PPA 改进。”
Synopsys 设计平台中的以下关键产品已得到增强，以满足工艺要求：
数字设计解决方案
    Fusion Compiler™ RTL-to-GDSII 解决方案
    Design Compiler® NXT 综合解决方案
    IC Compiler II™ 布局布线解决方案
签核
    PrimeTime® 计时签核解决方案
    PrimePower 功率分析
    StarRC™ 寄生提取签收
    IC Validator™ 物理验证解决方案
    Tweaker™ ECO 封闭解决方案
    NanoTime 自定义计时签核
    ESP-CV 自定义功能验证
    QuickCap® NX 寄生提取 3D 场解算器
SPICE 仿真和定制设计
    PrimeSim HSPICE、PrimeSim SPICE 和 PrimeSim Pro 仿真解决方案
    PrimeSim XA 可靠性分析
     定制编译器定制设计

关于作者
本文作者是独立芯片设计者，芯片作者和芯片网络平台开发者。曾在国内外著名公司企业和单位从事技术，管理和市场工作。目前重点是芯片设计，特别是RF芯片IP核的设计。作者正在设计调制和解调芯片IP核，撰写《世界芯片技术进展月度报告》中英文版，开发一个英文芯片技术平台，并撰写名为《芯片IP核设计指引（英文版）》的专著。作者曾取得国外名校博士资格，并通英德法俄等语。