HCSL（HCSL--High−speed Current Steering Logic）一般用于PCIE参考时钟的电平类型，根据规范需要下拉电路，如下图HCSL之间的DC耦合。HCSL为电流输出驱动，输出结构由通常通过50Ω电阻器接地的15 mA开关电流源驱动。 标称信号摆幅为750 mV。
HCSL规范
HCSL输入输出拓扑
1-HCSL端接匹配
HCSL接口通常以50Ω负载源极端接，其中Rs大小一般为33Ω，匹配50Ω阻抗。 一般在输出端位置。驱动器本身具有17欧姆的输出阻抗，所以，需要串联一个33欧姆的电阻，以获得与50欧姆传输线的匹配。对于传统的HCSL，为了避免出现过度的振铃，串联电阻RS是必须要的。
2-LP-HCSL比较
LPHCSL（Low-Power HCSL）是为了降低传统的HCSL驱动器的功耗而开发的。采用推-拉（push-pull）电压驱动，电流消耗大约4到5mA。
LP-HCSL输出功能与幅值对比
HCSL与LP-HCSL端接方式:
LP-HCSL直连即可，少了四个电阻效率高，速度快，支持AC耦合。
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