本帖最后由 abner_ma 于 2020-11-27 21:39 编辑

FPGA设计的一个难点，就是设计技巧和规则的掌握，下面来看一个简单例子的实现过程，作为初级入门案例。

一、按键按下实现LED点亮

当LED引脚输出低电平时LED点亮，

（1）代码实现如下

  1. module test(clk,rst_n,led);
  3. input clk ;
  4. input rst_n ;
  5. output reg led ;
  7. always @ ( posedge clk or negedge rst_n)
  8. begin
  9.         if(!rst_n)
  10.                 begin
  11.                         led<=0;
  12.                 end
  13.         else
  14.         begin
  15.                         led<=1;
  16.         end
  17. end
  18. endmodule

（2）基础语法要点：

在always里面被赋值必须是reg变量。

凡是在时序电路中被赋值的变量 必须是非阻塞赋值。always @ ( posedge clk or negedge rst_n)

凡是在组合电路中被赋值的变量 必须是阻塞赋值always @ ( *)

（3）Modelsim仿真测试文件。
      
  1. `timescale 1 ps/ 1 ps
  2. module test_tb();
  3. reg clk;
  4. reg rst_n;                                             
  5. wire led;                 
  6. test i1 (
  7.         .clk(clk),
  8.         .led(led),
  9.         .rst_n(rst_n)
  10. );
  11. initial                                                
  12. begin                                                                                            
  13. $display("Running testbench");      
  14. clk=0;
  15. rst_n=0;
  16. #1000 rst_n=1;
  17. end                                                   
  18. always #10 clk=~clk;                                                   
  19. endmodule
                                         


  • 输入都改为reg（系统产生）
  • 输出都改为wire：连线（系统产生）
  • 实例化模块并连接导线。（系统产生）
  • initial中初始化变量。（自己修改）
  • always产生时钟。（自己修改）

（4）Modelsim仿真

仿真中常用命令：

do wave.do

restart

run 0.1ms

（5）如果点亮四个LED呢？

改变led输出变量的位宽：

  1. module test(clk,rst_n,led);
  3. input clk ;
  4. input rst_n ;
  5. output reg [3:0]]led ;
  7. always @ ( posedge clk or negedge rst_n)
  8. begin
  9.         if(!rst_n)
  10.                 begin
  11.                         led<=4'b1111;
  12.                 end
  13.         else
  14.         begin
  15.                         led<=4'b0000;
  16.         end
  17. end
  18. endmodule

同样改变测试文件位宽

wire [3:0] led ;

二、状态机设计实现流水灯

（1）模块代码

  1. module test(clk,rst_n,led);
  3. input clk ;
  4. input rst_n ;
  5. output reg [3:0]led ;
  7. reg[1:0] state;
  9. always @ ( posedge clk or negedge rst_n)
  10. begin
  11.         if(!rst_n)
  12.                 begin
  13.                         led<=4'b1111;
  14.                         state<=0;
  15.                 end
  16.         else
  17.         begin
  18.                 case(state)
  19.                         0:begin
  20.                                 led<=4'b0111;
  21.                                 state<=1;
  22.                         end
  23.                         1:begin
  24.                                 led<=4'b1011;
  25.                                 state<=2;                       
  26.                         end
  27.                         2:begin
  28.                                 led<=4'b1101;       
  29.                                 state<=3;                               
  30.                         end
  31.                         3:begin
  32.                                 led<=4'b1110;
  33.                                 state<=0;                       
  34.                         end
  35.                         default:
  36.                                 state<=0;
  37.                         endcase
  38.         end
  39. end
  40. endmodule
（2）状态机正确仿真：



（3）设计要点

注意state变量的赋初值。

（4）频率反转太快、看不出LED效果。

改善方法1：

状态机中增加计数器。

  1. module test(clk,rst_n,led);
  3. input clk ;
  4. input rst_n ;
  5. output reg [3:0]led ;
  7. reg[1:0] state;
  8. reg [3:0] counter;
  9. always @ ( posedge clk or negedge rst_n)
  10. begin
  11.         if(!rst_n)
  12.                 begin
  13.                         led<=4'b1111;
  14.                         state<=0;
  15.                         counter<=0;
  16.                 end
  17.         else
  18.         begin
  19.                 case(state)
  20.                         0:begin
  21.                                 led<=4'b0111;
  22.                                 if(counter<12)
  23.                                         counter<=counter+1;
  24.                                 else
  25.                                         begin
  26.                                                 counter<=0;
  27.                                                 state<=1;
  28.                                         end
  29.                         end
  30.                         1:begin
  31.                                 led<=4'b1011;
  32.                                 if(counter<12)
  33.                                         counter<=counter+1;
  34.                                 else
  35.                                         begin
  36.                                                 counter<=0;
  37.                                                 state<=2;
  38.                                         end               
  39.                         end
  40.                         2:begin
  41.                                 led<=4'b1101;       
  42.                                 if(counter<12)
  43.                                         counter<=counter+1;
  44.                                 else
  45.                                         begin
  46.                                                 counter<=0;
  47.                                                 state<=3;
  48.                                         end                               
  49.                         end
  50.                         3:begin
  51.                                 led<=4'b1110;
  52.                                 if(counter<12)
  53.                                         counter<=counter+1;
  54.                                 else
  55.                                         begin
  56.                                                 counter<=0;
  57.                                                 state<=0;
  58.                                         end                       
  59.                         end
  60.                         default:
  61.                                 state<=0;
  62.                         endcase
  63.         end
  64. end
  65. endmodule


（5）设计要点：

同一变量不能同时在两个always块内复制，如分频和状态机的两个always块，复位时复位什么变量由本块内用到的变量决定。

基础十分重要，是FPGA设计的前提。通过以上学习我们学会了状态机  计数器  时钟分频电路的设计。

以上代码中包含了分频，LED状态机等多个功能模块。

  1. module test(clk,rst_n,led);
  3. input clk ;
  4. input rst_n ;
  5. output reg [3:0]led ;
  7. reg[1:0] state;
  8. reg [3:0] counter;
  9. reg clk_show;
  11. always @ ( posedge clk or negedge rst_n)
  12. begin
  13.         if(!rst_n)
  14.                 begin
  15.                         clk_show<=0;
  16.                         counter<=0;
  17.                 end
  18.         else
  19.                 if(counter<12)
  20.                         counter<=counter+1;
  21.                 else
  22.                         begin
  23.                                 counter<=0;                       
  24.                                 clk_show=~clk_show;
  25.                         end
  26. end
  28. always @ ( posedge clk_show or negedge rst_n)
  29. begin
  30.         if(!rst_n)
  31.                 begin
  32.                         led<=4'b1111;
  33.                         state<=0;
  34.                 end
  35.         else
  36.         begin
  37.                 case(state)
  38.                         0:begin
  39.                                 led<=4'b0111;
  40.                                 state<=1;
  41.                         end
  42.                         1:begin
  43.                                 led<=4'b1011;
  44.                                 state<=2;       
  45.                         end
  46.                         2:begin
  47.                                 led<=4'b1101;       
  48.                                 state<=3;                       
  49.                         end
  50.                         3:begin
  51.                                 led<=4'b1110;
  52.                                 state<=0;       
  53.                         end
  54.                         default:
  55.                                 state<=0;
  56.                         endcase
  57.         end
  58. end
  59. endmodule
  61. 测试：
  63. `timescale 1 ps/ 1 ps
  64. module test_tb();
  65. // constants                                          
  66. // general purpose registers
  67. // test vector input registers
  68. reg clk;
  69. reg rst_n;
  70. // wires                                               
  71. wire [3:0]led;
  73. // assign statements (if any)                          
  74. test i1 (
  75. // port map - connection between master ports and signals/registers   
  76.         .clk(clk),
  77.         .led(led),
  78.         .rst_n(rst_n)
  79. );
  80. initial                                                
  81. begin                                                  
  82. // code that executes only once                        
  83. // insert code here --> begin                          
  84.                                                       
  85. // --> end                                             
  86. $display("Running testbench");      
  87. clk=0;
  88. rst_n=0;
  89. #1000 rst_n=1;
  90.                  
  91. end                                                   
  93. always #10 clk=~clk;                                                   
  94. endmodule