本设计指南分为三部分，将讲解如何为电力电子应用中的功率开关器件选用合适的隔离栅极驱动器，并介绍实战经验。本文为第一部分，主要包括隔离式栅极驱动器的介绍和选型指南。
使用隔离式栅极驱动器的设计指南（一）
栅极驱动器——是什么、为何使用以及如何做？
功率 MOSFET 是一种电压控制型器件，可用作电源电路、电机驱动器和其他系统中的开关元件。栅极是每个器件的电气隔离控制端。MOSFET 的其他端子是源极和漏极。
为了操作 MOSFET，通常须将一个电压施加于栅极（相对于源极或发射极）。使用专用驱动器向功率器件的栅极施加电压并提供驱动电流。
栅极驱动器用于导通和关断功率器件。为此，栅极驱动器对功率器件的栅极充电，使其达到最终的导通电压 VGS(ON)，或者驱动电路使栅极放电到最终的关断电压 VGS(OFF)。为了实现两个栅极电压电平之间的转换，栅极驱动器、栅极电阻和功率器件之间的环路中会产生一些功耗。
如今，用于中低功率应用的高频转换器主要利用栅极电压控制器件，如MOSFET。
对于高功率应用，当今使用的最佳器件是碳化硅 (SiC) MOSFET，快速导通/关断这种功率开关需要更高的驱动电流。栅极驱动器不仅适用于 MOSFET，而且适用于宽禁带中目前只有少数人知道的新型器件，如碳化硅 (SiC) FET 和氮化镓 (GaN) FET。
它是一种功率放大器，可以接受控制器 IC 的功率输入，并产生适当的大电流以驱动功率开关器件的栅极。
以下简要总结了使用栅极驱动器的原因：
- 栅极驱动阻抗
栅极驱动器的功能是导通和关断功率器件（通常很快）以减少损耗。为了避免米勒效应或在某些负载下的慢速开关所导致的交叉导通损耗，驱动器必须以比相对晶体管上的导通状态驱动更低的阻抗建立关断状态。负栅极驱动裕量对于减少这些损耗起着重要作用。
- 源极电感
这是栅极驱动器电流环路和输出电流环路共享的电感。负栅极驱动电压裕量与源极引线电感相结合，会对负载下输出的开关速度产生直接影响，这是源极电感的源极退化效应（源极引线电感将输出开关电流耦合回栅极驱动，从而减缓栅极驱动）造成的。
栅极驱动器在功率 MOSFET 的栅极 (G) 和源极 (S) 之间施加电压信号 (VGS)，同时提供一个大电流脉冲，如图 1 所示。
- 使 CGS、CGD 快速充电/放电
- 快速导通/关断功率 MOSFET
为何使用电流隔离？
高功率应用需要电流隔离以防止触发危险的接地环路，否则可能导致噪声，使得两个电路的接地处于不同的电位，进而损害系统的安全性。此类系统中的电流对人类可能致命，因此必须确保最高水平的安全性。电气或电流隔离是指处于不同电位的两个点之间未发生直流循环的状态。
更确切地说，在电流隔离状态下，无法将载流子从一个点移至另一点，但电能（或信号）仍然可以通过其他物理现象（如电磁感应、容性耦合或光）交换。这种情况等效于两个点之间的电阻无限大；在实践中，达到大约 100 MΩ 的电阻就足够了。如果损坏仅限于电子元器件，则安全隔离可能是不必要的，但如果控制侧涉及到人的活动，那么高功率侧和低电压控制电路之间需要电流隔离。它能防范高压侧的任何故障，因为即使有元器件损坏或失效，隔离栅也会阻止电力到达用户。为防止触电危险，隔离是监管机构和安全认证机构的强制要求。以下是关于使用原因和许多功率应用中的电流隔离方法的总结。
- 防范并安全地承受高压浪涌，避免损坏设备或危害人类。
- 保护昂贵的控制器 - 智能系统
- 在具有高能量或长距离分离的电路中，耐受较大的电位差和破坏性接地环路
- 与高压高性能解决方案中的高压侧元器件可靠地通信
隔离式栅极驱动器选型指南
下面说明如何进行隔离式栅极驱动器选型。例如，对于工作电压较低的系统，只要控制器的承受电压在允许范围内，开关器件便可直接连接到控制器。但是，栅极驱动器是大多数电源转换器中的常见元件。由于控制电路以低压工作，因此控制器无法提供足够的功率来快速安全地断开或闭合功率开关。因此，将控制器的信号发送到栅极驱动器，栅极驱动器能够承受更高的功率，并可以根据需要驱动 MOSFET 的栅极。在高功率或高压应用中，电路中的元件会承受较大电压偏移和高电流。如果电流从功率 MOSFET 泄漏到控制电路，功率转换电路中的高电压和电流很容易烧毁晶体管，导致控制电路严重崩溃。此外，高功率应用的输入和输出之间必须具有电流隔离以保护用户和任何其他器件。
栅极驱动电压范围
转换器的工作电压取决于开关元件（如 Si MOSFET 或 SiC MOSFET）的规格。必须确认，转换器输出电压不超过开关元件栅极电压的最大值。
栅极驱动器的正电压应足够高，以确保门栅极完全导通。还需要确保驱动电压不超过绝对最大栅极电压。Si-MOSFET通常使用+12V的驱动电压，+15V通常用于驱动SiC，GaN的栅极电压为+5V。0-V 的栅极电压可以使所有器件处于关断状态。一般而言，MOSFET 不需要负偏置栅极驱动，SiC和GaN MOSFET有时会使用这种栅极驱动。在开关应用中，强烈建议对 SiC 和 GaN MOSFET 使用负偏压栅极驱动，因为在高di/dt和dv/dt开关期间，非理想 PCB 布局引入的寄生电感可能会导致功率晶体管的栅源驱动电压发生振铃。以下是每种开关器件的适用栅极驱动电压。
隔离能力
此能力由系统的工作电压决定。系统工作电压与隔离能力成正比。隔离式栅极驱动器的关键参数之一是其隔离电压额定值。隔离额定值旨在避免意外电压瞬变破坏与电源相连的其他电路，因此拥有正确的隔离额定值是保护用户免受潜在有害电流放电影响的关键。另外，此额定值可以让转换器内的信号免受噪声或意外共模电压瞬变的干扰。隔离值通常表示为隔离层可以承受的电压量。在大部分隔离式栅极驱动器数据表中，隔离电压是以最大重复峰值隔离电压 (VIORM)、工作隔离电压 (VIOWM)、最大瞬变隔离电压 (VIOTM)、最大浪涌隔离电压 (VIOSM)、RMS 隔离电压 (VISO) 之类参数列出。系统工作电压越高，所需的转换器隔离能力越高。
安森美的隔离式栅极驱动器在 MPS 测试仪（型号 MSPS-20）上进行生产测试。
隔离电容
隔离电容是转换器输入侧和输出侧之间的寄生电容。通过以下公式可知，隔离电容与漏电流成正比。
功率损耗与漏电流成正比。如果系统需要在高工作频率和高电压下运行，我们需要更加注意转换器隔离电容的大小，避免温度上升过高。
共模瞬变抗扰度 (CMTI)
共模瞬变抗扰度 (CMTI) 是与隔离式栅极驱动器相关的主要特性之一，尤其是当系统以高开关频率运行时。这一点很重要，因为高摆率（高频）瞬变可能会破坏跨越隔离栅的数据传输。隔离栅两端（即隔离接地层之间）的电容为这些快速瞬变跨过隔离栅并破坏输出波形提供了路径。此特性参数的单位通常为 kV/uS。
如果 CMTI 不够高，则高功率噪声可能会耦合跨过隔离式栅极驱动器，从而产生电流环路并导致电荷出现在开关栅极处。此电荷如果足够大，可能会导致栅极驱动器将此噪声误解为驱动信号，这种直通会造成严重的电路故障。
电流驱动能力考量
短时间内能够提供/吸收的栅极电流越高，栅极驱动器的开关时间就越短，受驱动的晶体管内的开关功率损耗就越低。
峰值拉电流和灌电流（ISOURCE 和 ISINK）应高于平均电流 (IG, AV)，如图 3 所示。
对于每个驱动器电流额定值，在所示时间内可以切换的最大栅极电荷 QG 近似值可以计算如下：所需的驱动器电流额定值取决于在多少开关时间 tSW−ON/OFF 内必须移动多少栅极电荷 QG，因为开关期间的平均栅极电流为 IG。
栅极驱动器峰值拉电流和灌电流近似值可以使用下面的公式计算。
栅极电阻考量
确定栅极电阻的大小时，应考虑降低寄生电感和电容造成的振铃电压。但是，它会限制栅极驱动器输出的电流能力。导通和关断栅极电阻引起的受限电流能力值可以使用下面的公式获得。
其中：ISOURCE：峰值拉电流，ISINK：峰值灌电流，VOH：高电平输出压降，VOL：低电平输出压降
使用隔离式栅极驱动器的设计指南（二）：电源、滤波设计与死区时间
电源建议
以下是使用隔离式栅极驱动器电源时应注意的一些建议。VDD 和 VCC 的旁路电容对于实现可靠的隔离式栅极驱动器性能至关重要。
建议选择具有适当电压额定值、温度系数和电容容差的低 ESR 和低 ESL 表面贴装多层陶瓷电容 (MLCC)。栅极驱动器的输出偏置电源引脚需要旁路电容，其值至少应为开关器件栅极电容的 10 倍，并且不小于 100 nF；此电容应位于尽可能靠近该器件的地方，以用于解耦。建议使用 2 个电容：一个 100 nF 陶瓷表面贴装电容和一个并联的几微法电容，如图 1 所示。
同样，输入侧的 VDD 和 GND 引脚之间也应放置一个旁路电容。考虑到输入侧的逻辑电路会消耗少量电流，此旁路电容的最小建议值为 100 nF。
使用隔离式栅极驱动器时的输入滤波设计
为了获得良好的信号质量和抗扰度，可以在微控制器和栅极驱动器输入之间放置一个输入滤波器 RC 网络，如图 2 所示。
电力电子应用中经常使用的滤波方法有两种：
其他输入引脚（如 ANB、DT 和 ENA/DIS）也需要适当滤波，以使系统稳健。由于功率级瞬变电压和电流的电磁干扰 (EMI)，输入滤波不当可能导致各种不良影响。
例如，图 3 显示了 ANB 引脚浮空时的工作波形，上方图片没有滤波，下方图片则使用了适当滤波。如实验结果所示，在没有旁路电容的情况下观察到噪声信号，而当靠近此引脚使用 1 nF 以上的旁路电容时，噪声信号消失。
输入信号引脚的阻抗通常为 200 kΩ；禁用 (DISABLE) 时，ANB 和 ENA/DIS 引脚被拉到 GND 引脚，如图 4 所示。但使能 (ENABLE) 时，ENA/DIS 引脚被拉到 VDD 引脚，如图 5 (B) 所示。
驱动器引脚的噪声可能会耦合到输入引脚（ANB 和 ENA/DIS）上，导致驱动器对瞬变作出反应，而不是对输入 PWM 信号作出响应。这可能会造成驱动器输入和输出出现不良行为，并且可能会降低系统性能。
此外，如果驱动器的 ANB 和 ENA/DIS 引脚之间的距离较长，那么需要更加注意驱动器的布局和滤波，以避免这种不良行为。
如果需要 ENA/DIS DISABLE 和 ANB 功能，应使用约 1nF 的低 ESR/ESL 电容，以改善整体系统性能。以下总结了 ENA/DIS 和 ANB 引脚浮空时的注意事项。
ENA/DIS 引脚：如果不使用 ENA/DIS 引脚，应将其直连 VDD 或 GND 引脚以分别实现 ENABLE 或 DISABLE 功能。当使用 ENA/DIS 引脚提供 ENABLE 或 DISABLE 功能时，如果无法将 ENA/DIS 引脚连接到 VDD 或 GND，那么建议将数十 kΩ（如 10 kΩ ~ 47 kΩ）的外部上拉或下拉电阻连接到 VDD 或 GND 引脚，以实现更好的抗扰度，分别如图 5 (B) 和 (C) 所示。
当使用控制器驱动几英寸或更长距离外的 ENA/DIS 引脚时，需要将低 ESR/ESL 的 1 nF 电容放置在引脚附近。
在需要快速禁用响应时间的情况下，应使控制器更靠近驱动器，使用高驱动强度输出，并最大程度地减少栅极驱动环路中的杂散电感。
ANB 引脚：如果不使用 ANB 引脚，应将其直连 GND 引脚，或使用 1 nF 电容。如果无法将 ANB 引脚连接到 GND，那么建议使用数十 kΩ（如 10 kΩ ~ 47 kΩ）的外部下拉电阻，以防止外部干扰导致 ANB 功能意外激活（尽管其内部有 3.3μs 滤波器），如图 5 (A) 所示。
可编程死区时间控制
只要两个外部输入信号的死区时间（INA 和 INB 信号之间）比内部设置的死区时间（DT1 和 DT2）短，系统就会自动插入死区时间。否则，如果外部输入信号死区时间大于内部死区时间，则栅极驱动器不会修改死区时间。内部死区时间定义如图 6 所示。
图 7 显示了输入信号同时施加时内部死区时间和防止击穿的定义。
在模式 A 下，当 DT 引脚开路时，最小死区时间 (tDTMIN) 典型值为 10 ns，不允许驱动器两个输出（OUTA 和 OUTB）之间交叉导通。在模式 B下，当 DT 引脚电阻在 1 k 和 300 k 之间时，外部电阻 (RDT) 控制死区时间。
当激活死区时间 (DT) 控制模式时，不允许重叠。
两路输出之间的死区时间 (DT) 根据下式设置：DT（单位为 ns）= 10 × RDT（单位为 kΩ）。
在模式 C下，当 DT 引脚被拉至 VDD 时，允许两个输出重叠，如图 8 所示。
死区时间 (DT) 引脚浮空
当 DT 引脚浮空时，建议将 DT 引脚直连 GND 引脚，或使用 2.2 nF 电容，分别如图 9 的中间和下方图形所示。
如图 10 所示，当 DT 引脚浮空时，最小死区时间 (tDTMIN) 典型值为 10 ns，不允许驱动器两个输出（OUTA 和 OUTB）之间交叉导通。
可编程死区时间 (DT)
如果通过死区时间控制电阻对死区时间进行编程，应并联放置一个值大于 2.2nF 的电容，以提高快速开关瞬变期间的抗扰度，如图 11 所示。
当 DT 引脚电阻在 1 kΩ 和 300 kΩ 之间时，外部电阻 (RDT) 控制死区时间。图 12 显示了 DT 引脚具有 100 kΩ 电阻时的实验结果。
无死区时间以允许交叉导通
如果无需死区时间，应将死区时间引脚连接到 VDD 以停用 DT 电路，如图 13 所示，实验结果如图 14 所示。
死区时间 (DT) 引脚浮空时的考量
死区时间控制功能根据 DT 引脚电压提供三种工作模式。
当 DT 引脚浮空时，在浪涌测试期间（如雷击浪涌）DT 引脚上可能有异常噪声。尽管 DT 引脚内部对于开路和短路检测分别有 3μs 和 2μs 的滤波时间，但如果 DT 引脚电压受噪声信号影响而超过额定电压电平，死区时间控制模式仍会变为模式 C，因为死区时间控制模式变更取决于 DT 引脚电压。
例如，如果 DT 引脚电压低于 0.9 × VDD，则当 DT 引脚浮空时，死区时间具有最小值（典型值 10 ns），DT 引脚的稳态电压约为 0.8 V。
如果噪声导致 DT 引脚电压超过 0.9 × VDD 且持续 3μs 以上，死区时间控制模式会被禁用，这意味着两个通道之间没有死区时间，如图 15 所示。
因此，建议为 RDT 增加一个 2.2nF 或以上的陶瓷电容 (CDT)，并使其靠近芯片，以实现更好的抗扰度和两个通道之间更好的死区时间匹配，如图 16 所示。
主要考量是通过 RDT 的电流用于设置死区时间，此电流随着 RDT 值的增大而减小。
测试结果显示，对于 5 V 情况的 VDD，当 DT 引脚浮空且外部施加的电压低于 0.9 × VDD 时，死区时间控制模式不变，即仍为模式 A，如图 17 所示。
但是，对于 5 V 情况的 VDD，当 DT 引脚浮空且外部施加的电压高于 0.9 × VDD 并持续 3μs 以上时，死区时间模式从模式 A 变为模式 C，例如图 18 中的情况 B 所示。如情况 A 所示，针对 DT 引脚开路检测，其内部有 3μs 滤波时间，因此死区时间控制模式并未改变，防止击穿功能仍在运行。
使用隔离式栅极驱动器的设计指南（三）：设计要点和PCB布局指南
本文为第三部分，将为大家带来设计中的要点和PCB布局指南。
设计驱动器VCC时，关于上电延迟有哪些注意事项？
共模瞬变抗扰度 (CMTI) 测试
输出负载特性
栅极驱动器功率损耗考量
PCB 布局指南
以下是使用隔离式栅极驱动器电源时应注意的一些建议。VDD 和 VCC 的旁路电容对于实现可靠的隔离式栅极驱动器性能至关重要。
建议选择具有适当电压额定值、温度系数和电容容差的低 ESR 和低 ESL 表面贴装多层陶瓷电容 (MLCC)。栅极驱动器的输出偏置电源引脚需要旁路电容，其值至少应为开关器件栅极电容的 10 倍，并且不小于 100 nF；此电容应位于尽可能靠近该器件的地方，以用于解耦。建议使用 2 个电容：一个 100 nF 陶瓷表面贴装电容和一个并联的几微法电容，如图 1 所示。
同样，输入侧的 VDD 和 GND 引脚之间也应放置一个旁路电容。考虑到输入侧的逻辑电路会消耗少量电流，此旁路电容的最小建议值为 100 nF。
使用隔离式栅极驱动器时的输入滤波设计
为了获得良好的信号质量和抗扰度，可以在微控制器和栅极驱动器输入之间放置一个输入滤波器 RC 网络，如图 2 所示。
电力电子应用中经常使用的滤波方法有两种：
- 控制输入端的 RC 滤波器；
- 具有较短延迟时间的 RC 滤波器与栅极驱动器本身集成的精密滤波器的组合。
- 由最大 100 pF 电容和最多 100Ω 电阻构成的小容性滤波器可抑制驱动器输入端的高频噪声。滤波器电容抑制共模噪声。
- 滤波器电阻有助于保护控制器。串联电阻会限制接地反弹期间流入流出控制器的电流，减弱栅极驱动线的寄生电感（它可能导致振铃），并有助于抑制任何由长输入走线吸收的 EMI。
- 此 RC 滤波器需要放在尽可能靠近栅极驱动器引脚引线的地方。高压输出电路的共模瞬变噪声可能会干扰低压输入侧。数字控制输入应使用低阻抗信号源以防止出现毛刺或造成意外开关。
其他输入引脚（如 ANB、DT 和 ENA/DIS）也需要适当滤波，以使系统稳健。由于功率级瞬变电压和电流的电磁干扰 (EMI)，输入滤波不当可能导致各种不良影响。
例如，图 3 显示了 ANB 引脚浮空时的工作波形，上方图片没有滤波，下方图片则使用了适当滤波。如实验结果所示，在没有旁路电容的情况下观察到噪声信号，而当靠近此引脚使用 1 nF 以上的旁路电容时，噪声信号消失。
输入信号引脚的阻抗通常为 200 kΩ；禁用 (DISABLE) 时，ANB 和 ENA/DIS 引脚被拉到 GND 引脚，如图 4 所示。但使能 (ENABLE) 时，ENA/DIS 引脚被拉到 VDD 引脚，如图 5 (B) 所示。
驱动器引脚的噪声可能会耦合到输入引脚（ANB 和 ENA/DIS）上，导致驱动器对瞬变作出反应，而不是对输入 PWM 信号作出响应。这可能会造成驱动器输入和输出出现不良行为，并且可能会降低系统性能。
此外，如果驱动器的 ANB 和 ENA/DIS 引脚之间的距离较长，那么需要更加注意驱动器的布局和滤波，以避免这种不良行为。
如果需要 ENA/DIS DISABLE 和 ANB 功能，应使用约 1nF 的低 ESR/ESL 电容，以改善整体系统性能。以下总结了 ENA/DIS 和 ANB 引脚浮空时的注意事项。
ENA/DIS 引脚：如果不使用 ENA/DIS 引脚，应将其直连 VDD 或 GND 引脚以分别实现 ENABLE 或 DISABLE 功能。当使用 ENA/DIS 引脚提供 ENABLE 或 DISABLE 功能时，如果无法将 ENA/DIS 引脚连接到 VDD 或 GND，那么建议将数十 kΩ（如 10 kΩ ~ 47 kΩ）的外部上拉或下拉电阻连接到 VDD 或 GND 引脚，以实现更好的抗扰度，分别如图 5 (B) 和 (C) 所示。
当使用控制器驱动几英寸或更长距离外的 ENA/DIS 引脚时，需要将低 ESR/ESL 的 1 nF 电容放置在引脚附近。
在需要快速禁用响应时间的情况下，应使控制器更靠近驱动器，使用高驱动强度输出，并最大程度地减少栅极驱动环路中的杂散电感。
ANB 引脚：如果不使用 ANB 引脚，应将其直连 GND 引脚，或使用 1 nF 电容。如果无法将 ANB 引脚连接到 GND，那么建议使用数十 kΩ（如 10 kΩ ~ 47 kΩ）的外部下拉电阻，以防止外部干扰导致 ANB 功能意外激活（尽管其内部有 3.3μs 滤波器），如图 5 (A) 所示。
可编程死区时间控制
只要两个外部输入信号的死区时间（INA 和 INB 信号之间）比内部设置的死区时间（DT1 和 DT2）短，系统就会自动插入死区时间。否则，如果外部输入信号死区时间大于内部死区时间，则栅极驱动器不会修改死区时间。内部死区时间定义如图 6 所示。
图 7 显示了输入信号同时施加时内部死区时间和防止击穿的定义。
在模式 A 下，当 DT 引脚开路时，最小死区时间 (tDTMIN) 典型值为 10 ns，不允许驱动器两个输出（OUTA 和 OUTB）之间交叉导通。在模式 B下，当 DT 引脚电阻在 1 k 和 300 k 之间时，外部电阻 (RDT) 控制死区时间。
当激活死区时间 (DT) 控制模式时，不允许重叠。
两路输出之间的死区时间 (DT) 根据下式设置：DT（单位为 ns）= 10 × RDT（单位为 kΩ）。
在模式 C下，当 DT 引脚被拉至 VDD 时，允许两个输出重叠，如图 8 所示。
死区时间 (DT) 引脚浮空
当 DT 引脚浮空时，建议将 DT 引脚直连 GND 引脚，或使用 2.2 nF 电容，分别如图 9 的中间和下方图形所示。
如图 10 所示，当 DT 引脚浮空时，最小死区时间 (tDTMIN) 典型值为 10 ns，不允许驱动器两个输出（OUTA 和 OUTB）之间交叉导通。
可编程死区时间 (DT)
如果通过死区时间控制电阻对死区时间进行编程，应并联放置一个值大于 2.2nF 的电容，以提高快速开关瞬变期间的抗扰度，如图 11 所示。
当 DT 引脚电阻在 1 kΩ 和 300 kΩ 之间时，外部电阻 (RDT) 控制死区时间。图 12 显示了 DT 引脚具有 100 kΩ 电阻时的实验结果。
无死区时间以允许交叉导通
如果无需死区时间，应将死区时间引脚连接到 VDD 以停用 DT 电路，如图 13 所示，实验结果如图 14 所示。
死区时间 (DT) 引脚浮空时的考量
死区时间控制功能根据 DT 引脚电压提供三种工作模式。
当 DT 引脚浮空时，在浪涌测试期间（如雷击浪涌）DT 引脚上可能有异常噪声。尽管 DT 引脚内部对于开路和短路检测分别有 3μs 和 2μs 的滤波时间，但如果 DT 引脚电压受噪声信号影响而超过额定电压电平，死区时间控制模式仍会变为模式 C，因为死区时间控制模式变更取决于 DT 引脚电压。
例如，如果 DT 引脚电压低于 0.9 × VDD，则当 DT 引脚浮空时，死区时间具有最小值（典型值 10 ns），DT 引脚的稳态电压约为 0.8 V。
如果噪声导致 DT 引脚电压超过 0.9 × VDD 且持续 3μs 以上，死区时间控制模式会被禁用，这意味着两个通道之间没有死区时间，如图 15 所示。
因此，建议为 RDT 增加一个 2.2nF 或以上的陶瓷电容 (CDT)，并使其靠近芯片，以实现更好的抗扰度和两个通道之间更好的死区时间匹配，如图 16 所示。
主要考量是通过 RDT 的电流用于设置死区时间，此电流随着 RDT 值的增大而减小。
测试结果显示，对于 5 V 情况的 VDD，当 DT 引脚浮空且外部施加的电压低于 0.9 × VDD 时，死区时间控制模式不变，即仍为模式 A，如图 17 所示。
但是，对于 5 V 情况的 VDD，当 DT 引脚浮空且外部施加的电压高于 0.9 × VDD 并持续 3μs 以上时，死区时间模式从模式 A 变为模式 C，例如图 18 中的情况 B 所示。如情况 A 所示，针对 DT 引脚开路检测，其内部有 3μs 滤波时间，因此死区时间控制模式并未改变，防止击穿功能仍在运行。
使用隔离式栅极驱动器的设计指南（三）：设计要点和PCB布局指南
本文为第三部分，将为大家带来设计中的要点和PCB布局指南。
设计驱动器VCC时，关于上电延迟有哪些注意事项？
对于所使用的驱动器，要设计一个高能效且快速的电路，启动时间是一个重要因素。因此，启动时间必须要短。但是，启动时间受上电延迟的限制，上电延迟是指驱动器使能到首次栅极输出的时间。同许多电路一样，所用驱动器的最小上电延迟可以在数据表中找到，它用 tVPOR to OUT 来表示。
例如，安森美的隔离式栅极驱动器的 VCC 上电延迟时间典型值为 18μs。建议在驱动输入信号之前留一些裕量，以确保驱动器 VCC 偏置电源完全激活。特别是对于 NCP51561 和 NCP51563，建议 VCC 上电延迟时间留有适当的裕量。
例如，在任何 VCC POR 之后的初始启动期间，VCC 上电时间至少需要 30μs 或以上，如图 23 (B)所示。如果 VCCX 上电斜坡使得 VCCX 上升时间小于 tVPOR to OUT，并且 INx 引脚上有 PWM 信号，那么在 VCC 达到实际 UVLO 阈值之前，只要 VCCX 电源电压超过预设 UVLO 阈值（例如 VCC=6 V），输出就会开始切换，然后停止，直至达到 UVLO 电平，实验结果如图 1 所示。
图1. VCC 上电时间小于 tVPOR to OUT 时的波形
图2. VCC 上电延迟时间
NCP51560 提供了修改 VCC 上电延迟时间的控制方法来解决图 24 中显示的问题。在栅极驱动器准备好提供适当的输出状态之前，从 VCC 上电复位 (POR) 阈值到输出有一个上电延迟时间，表示为 tVPOR to OUT（例如典型值 18μs）。
图3. VCC 上电延迟时间新概念
在 VCC 初始启动时，如果 VCC 上电时间小于 tVPOR to OUT，那么在上电延迟时间之后，输出就会开启，如图 4 所示。
但是，在 VCC 初始启动时，如果 VCC 上电时间大于 tVPOR to OUT，那么当 VCC 电源电压大于 UVLO 正阈值电压时，输出开启，如图 4 所示。
图4. VCC 上电时间波形
共模瞬变抗扰度 (CMTI) 测试
图 5 显示了 CMTI 测试配置的简化示意图。
图5. CMTI 测试简化设置
CMTI 水平是能够保持正确输出的最大可持续共模电压摆率。CMTI 适用于上升和下降共模电压边沿。CMTI 通过 GND 与 VSSA 和 VSSB 之间连接的瞬变发生器来测试。
例如，有些隔离式栅极驱动器的共模瞬变抗扰度很差。图 6(a) 显示了一个测试结果，输出状态在下降 dV/dt 斜坡中从高电平变为低电平。
然而，安森美的大多数隔离式栅极驱动器具有高达 200 kV/μs 的共模瞬变抗扰度，如图 6(b) 所示。
图6. CMTI测试波形
输出负载特性
隔离式栅极驱动器输出信号取决于输出负载（通常是N沟道MOSFET）的特性。驱动器输出对于N沟道MOSFET负载的响应可以模拟为开关输出电阻 (RSW)、印刷电路板走线的电感 (LTRACE)、串联栅极电阻 (RGATE) 和栅源电容 (CGS)，如图 7 所示。
图7. MOSFET栅极驱动的RLC模型
RSW 为内部隔离式栅极驱动器输出的开关电阻，约为 1.4 Ω。RGATE 为 MOSFET 的固有栅极电阻加任何外部串联电阻。
LTRACE 为印刷电路板走线的电感，其典型值为 5nH，或者若采用精心布局，从隔离式栅极驱动器输出端到MOSFET栅极具有短而宽的连接时，这个值会更小。
以下公式定义了 RLC 电路的质量因数Q，其表示栅极驱动器输出端如何响应阶跃变化。对于高阻尼输出而言，Q小于1。添加串联栅极电阻会抑制输出响应。
图 8 (A) 中的隔离式栅极驱动器输出波形显示输出有少量振铃，测试条件为：CGS 为 2nF，RSW 为 1.4Ω，RGATE 为 0，使用 15V 输出电源。通过添加串联栅极电阻可以减少输出振铃，从而抑制响应。
例如，建议添加一个大约 2Ω 至 5Ω 的串联栅极电阻，使用 2nFCGS 和 5Ω 串联电阻时的输出波形如图 8 (B) 所示。
图8. 2nF负载电容的输出波形
栅极驱动器功率损耗考量
- 估算栅极驱动器功率损耗
隔离式栅极驱动器给定通道的电源电流是电源电压、开关频率和输出负载的函数。通常，栅极驱动总功率损耗 PGDRV 包括静态功率损耗 PGDQ 和动态功率损耗 PGDSW。
自举二极管损耗未包含在总损耗 PGDRV 中，本部分不予讨论。第一个分量是静态功率损耗 PGDQ，当以开关频率工作时，它包括驱动器上的静态功率损耗和驱动器本身的功耗。
PGDQ 是在给定的 VDD、VCCA/VCCB、开关频率和环境温度下于试验台上测得，OUTA 和 OUTB 不连接负载。
其中：IDD 和 ICC 是在电源电压（VDD 和 VCC）和目标开关频率下测得的电流。
第二个分量是在有负载电容情况下的动态运行损耗 PGDSW，驱动器在每个开关周期中为负载充电和放电。
例如，MOSFET 的栅极可以近似仿真为容性负载。
由于米勒电容 CGD 及其他非线性因素影响，对所驱动负载的近似保守估计通常是将给定 MOSFET 的标称输入电容 CISS 乘以 5 倍。
其中：CEST = Ciss × 5。fSW为开关频率。
另外，使用栅极电荷可获得更精确的 PGDSW 值。
其中：QG为开关器件的总栅极电荷，fSW为开关频率。
因此，可以计算栅极驱动总功率损耗 PGDRV：
本例中，VDD=5V，VCC=25V，QG=50nC。当 INA 和 INB 从 0V 切换到 5V 且开关频率为 250 kHz 时，每个电源上测得的电流为：IDD = 6.5 mA，ICCA = ICCB = 2.7 mA。
因此，总功率损耗 PGDRV 可以计算如下：
隔离式栅极驱动器输出级的损耗 PGDO 是 PGDSW 的一部分。如果栅极驱动器外部电阻为 0，并且所有栅极驱动器损耗都消耗在隔离式栅极驱动器内部，那么 PGDO 等于 PGDSW。
如果存在外部导通和关断电阻，则栅极驱动器开关的内部导通电阻和外部栅极电阻（RON 和 ROFF）共同产生此功耗。利用内部栅极电阻与总串联电阻的比值，可以计算隔离式栅极驱动芯片内每个通道的损耗。
因此，栅极驱动器的总功耗 PGDRV 为：
- 估算结温
芯片内部的功耗乘以RθJA，便可估算隔离式栅极驱动器结温比室温高出多少度：
其中：RθJA 为结至空气热阻，可从数据表中的热信息表获得。
TC为隔离式栅极驱动IC的外壳顶部温度，使用热电偶或其他仪器测量。
ΨJT为结至顶部特性参数，可从数据表中的热信息表获得。
为使器件不超出额定温度范围，TJ不得超过125℃。
PCB 布局指南
隔离式栅极驱动器的逻辑接口不需要外部接口电路。
输入和输出电源引脚需要电源旁路电容，如图 9 所示。
尤其是输出电源引脚上的旁路电容必须避免使用过孔，或者必须使用多个过孔来降低旁路电感值。VDD 和 VCCA（或 VCCB）的电源旁路电容需要布置在尽可能靠近电源引脚的地方。
图9. 推荐的电源旁路电容布局
为了改善设计的开关特性和效率，开始 PCB 布局之前应考虑以下事项。
- 元件放置
输入/输出走线应尽可能短。
最大限度地降低寄生电感和电容对布局的影响。（为保持较低的信号路径电感，应避免使用过孔。）
VDD 和 VCCA（或 VCCB）的电源旁路电容以及栅极电阻需要布置在尽可能靠近栅极驱动器的地方。
栅极驱动器应尽可能靠近开关器件，以降低走线电感并避免输出振铃。
- 接地考量
在高速信号层下方应有一个实心接地平面。
VSSA 和 VSSB 引脚旁边应有一个实心接地平面，并为 VSSA 和 VSSB 使用多个过孔，以降低寄生电感并使输出信号上的振铃最小。
- 高压 (VISO) 考量
为确保初级侧和次级侧之间的隔离性能良好，对于窄体封装和宽体封装，驱动器件下方不应布置任何 PCB 走线或铜，如图 10 和图 11 所示。建议提供 PCB 切口以防止污染，避免损害隔离式栅极驱动器的隔离性能。
图10.推荐的窄体封装PCB布局
图11. 推荐的宽体封装PCB布局
来源：安森美
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