《FPGA与SDRAM技术》
课程设计报告
sdram设计报告
sdram设计报告1-1
一、SDRAM技术基础
现代数字电路中，SDRAM成为主要的存储设备，是由于其使用电容充放电特性保存信息，从而使得SDRAM的集成电路（DDR3，DDR4，DDR5）可以低成本，高集成度的实现。对比SRAM（使用双稳态电路保存信息），后者虽然速度很快，但成本高，难以实现高集成度。
1.1输入输出IO端口标准
1.1.1单端标准
单端标准Single-Ended，是指IO信号其逻辑值与电平值的对应关系，是相对于地电平：
TTL，CMOS电路图
单端标准信号的传输，需要控制它们的容差。通常CMOS电路的容差比较大。单端信号在高速传输时，容易受到高速信号波动特性的影响（反射和串扰），因此它的速度上限为150M。
1.1.2差分传输标准
差分传输标准Differential Signal使用差分信号进行IO端口传输，其逻辑值，不再是相对于地电平，而是两个随路信号线的电平差值（正的差值为1，负的差值为0）。由于差分传输具有很强的抵抗共模干扰，用于高速传输时，能够很好的抵抗高速信号的串扰现象。其模型为：
以及信道（PCB，或者铜芯光纤路由）的成本比较高。将其称为真差分信号。
1.1.3单端伪差分标准
为解决差分传输的高成本问题，SDRAM技术体系中提出单端伪差分的概念（Pseudo Differential with Single-Ended），即在发送端仍然使用低成本的单端发送缓存，接收端则采用差分器接收信号，正相信号来自发送器，负相信号来自接收端的一个固定电平（称为终端电平Vtt），此时发送端的逻辑当然是按照对地的单端标准，但接收端正相信号若大于Vtt，则判断逻辑1，小于Vtt，则判断逻辑0，其模型为：
模型视图
单端伪差分标准的例子是JEDEC发布的SSTL标准（Stub Series Terminated Logic，短截线标准），支持DDR2以上的SDRAM器件，并且该标准配置了终端匹配电阻。JEDEC为SSTL发布了两个这样的标准，一个支持单向传输（Class I），一个支持双向传输（Class II），例如：
SSTL-25 Class I的模型：
SSTL设计模型
1.1.4双单端伪差分标准
单端伪差分标准保留了差分的优点和低成本的优点，但其速度限制使得高速缓存设备需要更高传输速度的标准（仍然需要低成本），JEDEC发布了基于双单端伪差分的HSTL标准（High Speed Transceiver Logic，高速收发逻辑）。
双单端伪差分标准中，发送器采用真差分，接收器则采用单端对终端电平的伪差分模式：
HSTL标准
HSTL标准主要应用与高速缓存设备，例如RLDRAM，QDR设备。
1.2电容充放电保存信息的L-Bank结构
行列地址视图
类似于英文字母L的结构，存储电容由行选通三极管输出，当它截止时，它能够以很小的泄漏电流维持电平（SSTL标准中心划分）。定期的对存储电容刷新即可维持信息。在一个由行地址线和列地址线组成的结构中，一次一个访问其中一个交叉点的电容阵列，这样的结构成为一个Bank：
在同一个SDRAM芯片上，可能存在多个这样的Bank。显然，Bank是独立的电路。
1.3端口信号的时钟对齐
为了保证高速信号的正确捕获，时钟和端口数据之间的对齐关系则必须正确。在SDR技术体系中，采用片外设备采用的中心对齐原则：
1-112
这里，所有的信号（地址，命令，双向数据）均需要与sdr的时钟中心对齐。关于DDR的时钟对齐则在DDR部分介绍。
二、单沿设备SDR SDRAM
2.1上电过程
上电准备时序设计
仿真例子：
modelsim仿真视图
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