本文档是从 RISC-V 用户级 ISA 规范节录出来的，用于描述 RISC-V 标准压缩指令集扩展的当前初稿，标准压缩指令集扩展，被命名为“C”，通过对常用操作加入短的 16 位指令编码，减少了静态和动态代码大小。这个“C”扩展可以添加到任何基本的 ISA 上（RV32、RV64、RV128），我们使用术语 RVC 来指明这种情形。典型的，程序中大约 50%~60%的 RISC-V 指令可以被 RVC 指令代替，导致大约 25%~30%代码大小的减少。
RISC-V开源指令集的指南
每一章都会包含一个用 RISCV 汇编语言写成的程序，这是为了展示那一章所述的指令的用法，这样有助于汇编语言程序员学习 RISC-V 汇编。有时，我们还会列出用 ARM，MIPS 和 x86 写成的同样的程序，从而突出 RISC-V 在简洁性，以及成本、功耗、性能方面的优势。
手把手教你设计CPU——RISC-V处理器篇》配套代码
包含RISC-V处理器代码源文件
基于FPGA的8位RISC+MCU研究与设计
讨论了RISC和CISC各自的特点及的设计差别；讨论了指令集的制定，指令流水线的概念及设计方法，以及由于引入流水线而引起的数据冲突和解决办法；MCU整体架构的分析，用FPGA进行时序电路的设计方法等技术
一款8位RISC+MCU的设计
本论文对整个MCU芯片的体系结构设计、指令集设计和各个主要模块设计进行了详细的论述。论文实现了系统的Vcrilog HDL描述，经FPGA验证，整个系统工作正常，工作频率可以达到72MHz。最后基于CSMC 0．5urn工艺完成了整个芯片的逻辑综合、布局布线、版图设计和验证，芯片后仿真时工作频率可以达到65MHz。
基于32位RISC+CPU内核的CAN控制器设计与验证
基于对主流 CAN2.0B 总线协议的研究分析，本文采用“自顶向下”的方法划分出 CAN 控制器的硬件电路结构，主要包括接口管理、收发缓冲器、位时序控制、位流处理控制、验收滤波及错误管理等模块，并使用 Verilog HDL 硬件描述语言完成CAN 控制器各模块电路的设计。然后以 Wishbone 为 SoC 片上总线，按照 Wishbone协议实现 MIPS 的 Wishbone 接口、指令和数据存储器，并基于 Ubuntu 搭建 MIPS 交叉编译环境。最终针对所搭建的 MIPS CPU 软硬件环境，进一步复用之前的 CAN 控制器和 UART 等 IP，实现具有 CAN 的 SoC 系统。
RISC-V处理器的低功耗模式设计
本设计提出了一种基于RISC-V指令集架构的SOC低功耗模式设计。该设计适用于小型、移动的处理器芯片,以及对低功耗模式需求越来越高的人工智能应用芯片。本设计分为低频模式、睡眠模式、停机模式。本设计通过VCS+VERDI联调仿真,观察整体设计的波形,通过VIVADO软件对不同工作模式下的电路综合分析。经过计算,处理器在三种不同工作模式下的功耗分别降低了正常模式下的4%、8%、63%。在FPGA板的功耗测试中,睡眠模式下FPGA板整体功耗降低了正常模式下的19%功耗。
基于RISC-V的信号发生器的设计
基于直接数字频率合成（ＤＤＳ）原理、可编程（ＦＰＧＡ）技术及ＲＩＳＣ－Ｖ微控制器技术，设计了一个可实现高精度，任意波形的信号发生器，该信号发生器为一种新型的ＳＯＰＣ片上系统，以ＲＩＳＣＶ微控制器Ｅ２００为核心的ＳＯＣ系统，包含片上ＲＡＭ，片上ＲＯＭ，ＵＡＲＴ通信接口，ＡＤ９８５１控制器ＩＰ以及自主设计研发的ＤＤＳ控制器ＩＰ，ＤＤＳ控制器为多功能ＤＤＳ ＩＰ核，支持工业界标准ＡＸＩ总线标准，并支持高精度，支持各种波形数据。
基于RISC⁃V处理器的物联网SOC平台设计
本文基于 RISC⁃V 指令集架构的异构性内核，提出以 RISC⁃V 开源处理器 CV32E40P 和 Ibex 作为内核并选用 AMBA（Advanced Microcontroller Bus Architecture）协议以及通用型外设搭建 SOC 平台的设计方案。
FPGA训练板 RISC-V开发板 原理图
RISC处理器设计和初学CPU设计（完全教程）
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