绝对最大额定值”与“工作范围”之间有何区别？

绝对最大额定值

为维持IC的寿命和可靠性，即使是瞬间也不能超过额定值。

工作范围

必须遵守这些电气条件，以确保正常运行。
如果超出任一工作范围，则无法保证IC的运行。请务必在各工作范围内使用IC。如果很难做到这一点，请选择具有适当工作范围的其它IC。

容限功能介绍

“容限”（*）一词意味着能够耐受指定的条件。一些CMOS逻辑IC系列具有输入和输出容限功能以及输出掉电保护功能（*）。
电子元件包含多个IC，这些IC有时在不同的电压域（例如，3.3V电压和5V电压域）内运行。在这种情况下，您需要具有输入和输出容限功能以及电平转换功能（稍后说明）的CMOS逻辑IC。许多移动设备都有局部掉电功能，此功能可关闭未使用的逻辑模块以省电并延长电池工作时间。为实现局部掉电，需具备输出掉电保护功能。

输入容限功能：

当VCC活动（在工作电压范围内）或VCC＝0时，此功能可防止当输入电压高于供电电压（VCC）时，电流流入IC*。但不允许在输入引脚上施加高于最大工作电压的电压。

输出引脚的容限功能更复杂。CMOS逻辑IC的输出电路为图腾结构，由一对P沟道和N沟道MOSFET组成。因此，大多数CMOS逻辑IC在活动状态下不允许将外部电压施加至输出引脚。如果对输出端施加电压，它会与电源或GND短路，从而可能导致IC损坏。

*）在某些情况下，容限和掉电保护可以互换使用。输入容限有时称为输入掉电保护，输出掉电保护有时称为输出容限。

输出容限功能：

对于具有禁用模式的CMOS逻辑IC，当IC处于

高阻态时

，此功能可防止电流通过输出引脚流入IC。但是当输出引脚启用（高或低）时，不允许向输出引脚施加高于供电电压的电压。如果对输出端施加电压，输出将与电源或GND短路，从而可能导致IC损坏。

同样

对于开漏

IC，即使在输出MOSFET关断时向输出端施加高于供电电压的电压，电流也不会从输出引脚流入IC。因此，虽然未特别说明，但漏极开路输出可视为具有输出容限功能。但是即使是具有输出容限功能的CMOS逻辑IC，也不允许向输出端施加高于最大工作电压的电压。

掉电保护（*）：

当工作电压范围内的电压施加至

输出端且电源

关闭（VCC＝0V）时，此功能可防止电流通过输出引脚流入IC。无论IC是否处于禁用模式，掉电保护都能发挥作用。

下图显示了在输入侧和输出侧均配备二极管的典型CMOS逻辑IC的等效电路。输入侧的二极管专门用于ESD保护。输出侧的二极管则为非专用的寄生二极管。如果施加高于VCC的电压或在IC关断时施加电压，输入端与电源之间的二极管以及输出端与电源之间的二极管可能会导通。在这种情况下，IC可能会被由此产生的大电流损坏。尽管输出端不直接连接电源线，但其可能连接总线系统中的另一个总线输出端。

无输入容限和掉电保护功能的CMOS逻辑IC的等效输入／输出电路

使用输入容限功能进行电平转换：
输入容限功能可用于降低高电平电压。例如，我们来考虑下如何使用VHC系列的IC将HC系列的逻辑IC的输出电压从5V降压至3.3V。
对于降压转换，应注意以下特性。（以下数值适用于VHS系列。）

输入电压（

见工作

范围表）VIN（最大值）：5.5V

前级IC的

最大低

电平电压以及电平转换IC的低电平输入电压（见电气特性表），VIL（最大值）：VCC×0.3V

使用降压电压（本示例中为3.3V）作为电平转换CMOS逻辑IC的供电电压。

最大输入电压不得超过数据表的工作范围表中显示的数值。此外，最大低电平输入电压必须低于电气特性表中显示的数值（VIL）。
只要注意上述特性，就能轻松完成逻辑信号的电平转换，具体如下图所示。
但是请注意，5V和3.3V IC的阈值电压有区别。因此，逻辑信号的占空比可能会因电平转换而相应变化。
如果这存在问题，请使用东芝的双电源电平转换器，该转换器可在不影响占空比的情况下进行电平转换。

我应按什么顺序导通和关断电源信号及输入信号？

TC74HC/HCT的输入／输出等效电路

下图显示了TC74HC/HCT系列的I/O等效电路。

为满足绝对最大额定值，必须按以下顺序进行上电：

（1）连接GND
（2）连接VCC（ON）
（3）连接输入信号（导通）

如果先输入输入信号，在无输入容限功能的IC中，不必要的电流可能会流向输入端，从而损坏IC或设备。
对于关断顺序，按相反的顺序执行上电顺序。
TC74VHC/VHCT、TC74LCX、TC74VCX（从输入端至电源的正向无输入保护二极管）等具有输入容错功能的产品，即使在未上电的情况下也可施加输入信号。因此，无需执行（2）和（3）的加载顺序。

Vcc与GND之间是否需要去耦电容？

图：在Vcc与GND之间插入去耦电容的示例

信号开关产生的尖峰电流会导致VCC和GND反弹，从而使输出过冲或欠冲，或过度输出延迟。为避免这类情况，有必要降低高频电流的VCC和GND线的阻抗。
具体而言，VCC和GND线应又粗又短，并且最好在每个IC的电源引脚附近插入一个去耦电容（0.01µF至0.1µF），起到高频滤波器的作用。去耦电容器应尽量靠近每个IC。距离过远不仅会降低效用，还可能辐射IC的开关噪声。
对于低频滤波，每个电路板通常使用一个10µF至100µF的电容。

是否可以将通用CMOS逻辑IC的未使用输入端保持开路状态？

连接VCC或GND的CMOS逻辑IC的未使用输入端

通常，所有未使用的输入端均应连接VCC或GND。
但是可配置为输出端（例如，总线引脚）的双向总线缓冲器（例如，功能245）的任何引脚都应通过上拉电阻连接VCC或通过下拉电阻连接GND。建议将缓冲器的两端上拉或下拉至相同电位，以避免不必要的电流流动。但必须使具有总线保持功能的输入引脚（例如，TC74VCXHxxx系列的IC的输入引脚）保持开路状态。即使对于典型的CMOS逻辑IC，当其电源打开时，由于寄生电容（大约几毫安）引起的大浪涌电流也可能是一个问题。为提高系统可靠性，防止器件损坏和其它故障，其输入端可通过一个上拉电阻连接VCC或通过一个下拉电阻连接到GND。

由于CMOS逻辑具有非常高的输入阻抗，因此由于周边电场的影响，任何开路输入都可能导致错误的输出值。此外，直通电流可能会在VCC与GND的中点流动，导致电源电流增大，在最坏的情况下会导致器件损坏。
除非数据表中另有说明，否则在操作无总线保持功能的所有输入时请务必留意这些注意事项。

双向总线缓冲器的未使用双向引脚上拉至VCC或下拉至GND

什么是总线保持？

总线保持电路架设在IC的数据输入端。总线保持电路由反馈回路中的两个反向器组成，当输入引脚处于开路状态（即悬空）时保持（锁存）其最后已知的状态。下图显示了总线保持电路的等效电路。

对于CMOS逻辑电路，如果未使用的输入引脚保持开路或悬空，则它们会呈现高阻态。通

常，可通过连接外部上拉电阻或下拉电阻防止出现这种情况，因为高阻态会导致输入电容被漏电流逐渐充电，最终同时导通输入P沟道和N沟道MOSFET，从而导致意外的电流或异常振荡。
相反，总线保持电路采用一个背面连接输入端的弱反馈门来保持最后的输入状态，直到其下次改变状态。
因此，带有总线保持电路的IC无需外部上拉电阻。此外，与使用上拉电阻相比，总线保持电路有助于降低耗电量，因为总线保持电路在输入端呈现高阻态之前立即保持输入状态。
总线保持电路具有以下两个电气特性：1）总线保持输入最小驱动保持电流（II(HOLD)）指定总线保持电路可供给器件或总线的最小电流；及2）总线保持输入过驱动电流改变状态（II(OD)），指定改变总线保持电路中保持的状态所需的最小过驱动电流。下面给出了数据表中显示的总线保持特性的一个示例。

具有总线保持功能的总线收发器（TC74VCXH16245FT）的保证总线保持输入电流（单位：μA）

是否可以将通用CMOS逻辑IC的未使用输出端保持开路状态？

可将未使用的输出端保持开路状态。

但由于开路未端接且有全反射，如果出现电磁干扰（EMI）问题，可串联一个几十pF的电容器和一个几十欧的电阻，以交替端接该电路。

具有缓慢上升沿或下降沿的输入端是否有任何参考？

在数据表中，通用CMOS逻辑IC的上升和下降时间均在保证其功能操作的工作范围内指定的。
请在工作范围内使用CMOS逻辑IC，以防止由于输出振荡等引起的故障。
如果向输入端施加缓慢上升或下降信号（低摆率信号），开关过程中会出现尖峰电流，导致VCC和GND反弹，从而可能导致输出振荡或故障。

使用带有施密特触发器输入端的IC实现缓慢变化的输入。然而，如果输入变化过慢，即使是带有施密特触发器输入端的IC也可能无法抑制电源线或信号线上的噪声，从而导致输出振荡或不稳定。

将电容器连接到输出端是否可以？

[图1：将大电容器连接至输出端]

如果在CMOS器件上连接大电容器，则在切换至输出模式（“H”⇒“L”、“L”⇒“H”）时可能会流过充电／放电大电流，进而导致故障。在最坏的情况下，这种大电流可能会导致内部接线熔融甚至断线。此外，如果电源骤然关断，由于电容的充电／放电，大于指定值的电流可能流向输出寄生二极管。建议将输出引脚上的电容性负载保持在500pF以下。如果超过该值，请插入一个电阻器以限制充电和放电电流，具体如图1所示。在这种情况下，请注意输出信号会出现延迟。

[图2：将大电容器连接至TCTC4000系列和TC74HC/AC系列的输入端]

TC4000系列和TC74HC/AC系列等不具备输入容限功能的器件，也不应同时驱动大电容性负载，因为如果关断时间很短，电流可能流过输入保护二极管。
因此建议将连接输入引脚的负载电容保持在500pF以下。如果超过该值，请插入一个电阻器，具体如图2所示。请注意，在这种情况下，输入信号也会延迟。

是否可使多个通用CMOS逻辑IC的输出端短路？

[图：禁止线或连接和增加驱动能力的示例]

禁止将多个输出连接在一起的线或逻辑，因为它们是短路的。显然，任何输出都不得连接到Vcc或GND。
同一封装中的多个门可以连接在一起，如下所示，以增加驱动能力。

如果通用CMOS逻辑IC的多路输出发生冲突，IC是否会受到不利影响？

与二极管不同，典型CMOS逻辑IC的输出无法通过线或连接在一起，但具有三态输出的IC除外。即使是具有三态输出的CMOS逻辑IC，如果同时启用，也可能会有意外电流流过，从而导致IC性能下降。创建电路设计时，请确保在任何特定时间都不会启用多路输出。此外，如果未被上拉至VCC或下拉至GND的所有CMOS逻辑IC都被禁用（即假设为高阻态），则无总线保持功能的CMOS逻辑IC的输出会变得不稳定。

一些CMOS逻辑IC的数据表中并未列明最大工作频率。这类IC的最大工作频率是多少？

可使用数据表中显示的传输延迟时间（tpLH和tpHL）按如下方式估算最大工作频率。

最大工作频率≈1/（tpLH＋tpHL）

下表列出了典型IC的传输延迟时间以及每个系列的上述等式的计算结果。
传输延迟时间取决于IC功能。对于下列典型IC以外的IC，请参阅数据表，了解传输延迟时间并根据该时间计算最大工作频率。传输延迟时间还取决于实际应用中的导线长度和负载。

输出引脚可驱动多大的电流？

根据数据表中描述的数值，说明了可由CMOS逻辑IC的输出驱动的电流值。相关项目为直流输出电流IOUT和直流Vcc电流／接地电流ICC/IGND。
IOUT为可由一个输出可以驱动的最大电流，ICC/IGND为整个IC可驱动的最大电流。
请注意，当输出数量为n时，以下公式并不一定总能成立。

ICC/IGND/n＝IOUT

示例：TC74ACT244FT
以下为TC74ACT244FT数据表中绝对最大额定值表的副本。TC74ACT244FT可提供50mA的IOUT以及200mA的ICC。当所有八个输出提供相等的电量时，按下式计算每个输出可驱动的电量：

200mA/8＝25mA

因此，并非所有输出都能同时驱动指定为IOUT的50mA输出电流．

什么是扇出？

扇出是一个CMOS逻辑输出可驱动的CMOS逻辑输入的数量。因此，扇出等于驱动IC的输出电流除以被驱动IC的输入电流：

扇出＝IOH/IIH或IOL/IIL

该计算对于CMOS逻辑IC出现之前常用的TTL逻辑IC具有重要意义。然而，由于目前的CMOS逻辑IC的直流输入电流为微安量级，输入电流不会对扇出造成主要限制。

对于CMOS逻辑IC，被驱动的IC的电容是一个限制因素。通常，不建议将大电容刻意连接至CMOS逻辑IC的输出端。 一般情况下，CMOS逻辑IC的输入电容约为10pF量级。（具体取决于产品系列。详见数据表。）可连接CMOS逻辑IC输出的电容总和可高达500pF。
（请参阅常见问题（FAQ）“将电容器连接至输出端是否可以？”）

因此，最多可将50个CMOS逻辑IC连接至CMOS逻辑IC的输出。但应注意以下几点：

信号波形的上升斜率变缓，传播延迟时间增加。
（数据表中显示的传输延迟时间是在输出电容为50pF时测定的。）

负载电容（即被驱动IC的输入电容的总和）增加，会由于充电和放电而导致耗电量增加。　
因此，请提前进行电路板评估，以确保CMOS逻辑IC能正常工作。

如何计算通用逻辑IC的功耗？

应根据以下两项计算功耗：

静态供电电流

动态供电电流

可将上述电流乘以施加至IC上的电压以得出功耗。

静态功耗：PS
尽管CMOS逻辑IC为静态（即其输入信号保持不变），除了流经内部反向偏置pn结的微小漏电流（称为静态供电电流，ICC）外，几乎无电流流过。静态功耗为ICC乘以供电电压。

PS＝VCC x ICC
VCC：施加至逻辑IC的电压
ICC：数据表中显示的静态供电电流

动态功耗
动态供电电流是在CMOS逻辑中流动的电流，而其输入在高与低之间转换。此电流在电容充电和放电期间流动。需同时考虑寄生电容（内部等效电容）和负载电容。将此电流乘以施加至P沟道或N沟道MOSFET的电压，即可得出动态功耗。这里为简单起见，利用最大电流流过时的VCC值计算功率。

由于负载电容（CL）产生的动态功耗：PL
PL功耗在外部负载充电和放电时产生，如右图所示。
负载电容上存储的电荷量（Q）计算如下：

QL＝CL×VCC
CL：负载电容

假设输出信号频率fOUT（＝1/TOUT）。那么平均电流（IL）表示如下:　

IL＝QL/T＝CL*VCC*fOUT

因此，动态功耗（PL）为：

PL＝VCC*IL＝CL*VCC^2*fOUT

如果一个IC有多个输出，则其动态功耗可计算如下：

PL＝VCC^2*Σ（CLn*fOUTn）

由于内部等效电容（CPD）产生的动态功耗：PPD

CMOS逻辑IC具有各种寄生电容，具体如下图所示。这些电容等效地表示为CPD。

（实际上，CPD是根据零负载条件下相对高频（1MHz）下的功耗计算得出的。）

PPD是IC的等效电容产生的功耗，可按与PL相同的方式加以考虑。但请注意，PPD是按输入频率（fIN）计算得出的：

PPD＝VCC*IL＝CPD*VCC^2*fIN

总功耗：PTTL

可通过静态功耗（PS）和动态功耗（PL＋PPD）的总和，得出总功耗（PTTL）：

PTTL＝PS＋PL＋PPD

如果通用CMOS逻辑IC发生静电放电，会产生哪些故障？如何防止故障？

通用CMOS逻辑IC具有符合国际标准的静电放电（ESD）抗扰度。如果ESD过大，CMOS逻辑IC可能会发生故障或损坏。
因为通用CMOS逻辑IC输入门的氧化膜非常薄（数百至数千埃），可能会被数百至数千伏的ESD损坏。
为防止ESD引发的损坏，东芝CMOS逻辑IC的每个输入引脚都有一个ESD保护电路。但内部ESD保护电路具有限制。
因此，可能会暴露于过多ESD的输入（例如，连接电路板外部接口的输入）需要ESD保护二极管以增加ESD保护能力

触发器、寄存器、计数器和单触发多谐振荡器的输出状态是否确定？

触发器、寄存器、计数器和单单触发多谐振荡器上电后的输出状态不确定。（其可能高，也可能低。）

通常，通过临时重置CLEAR引脚或其它引脚，初步设置上电后的逻辑状态。这称为上电复位。由电阻和晶体管组成的上电复位电路或专为复位信号设计的IC执行上电复位。

双向总线缓冲器的总线端子（输入／输出）引脚悬空时可以打开吗？

切勿使CMOS逻辑IC的任何未使用输入处于悬空（高阻态）状态，需连接VCC或GND。在悬空状态下，CMOS逻辑IC由于外部噪声而容易出现错误输出或振荡。
/G引脚上的高电平将双向总线缓冲器的总线端子，例如74xxx245和一些锁存器和触发器的输出端子置为悬空状态。如果/G引脚在任何特定时间设为高电平，请通过电阻将每个总线端子引脚连接至VCC或GND。当总线引脚为输出模式时，切勿从外部向总线引脚施加信号。

施密特触发器输入端能否为低压摆率信号提供解决方案？

施密特触发器输入端在正向阈值电压（VP）和负向阈值电压（VN）之间具有滞后（VH）。

因此，即使输入信号在从低电平转换为高电平时有噪声，也不会变为高电平，除非超出VP阈

值。此外，一旦输入信号变为高电平，如果不降至VN以下，则保持高电平。
这样，低压摆率的输入信号（即具有高输入上升时间和下降时间的信号）不太可能导致抖动问题。
当正向信号施加至输入端时，输出端的p沟道CMOS MOSFET在VP电压下导通，导致其输出值发生切换。当向输入端施加负向信号时，输出端的n沟道CMOS MOSFET在VN电压下导通，导致其输出值发生切换。这意味着当输入电压在滞后（VH）范围内时，保证输出不会进行逻辑转换。
但是，如果大噪声导致输入信号反复超出阈值，则可能会出现错误输出。
此外，由于p沟道和n沟道MOSFET在滞后范围的中间附近均未完全关断，有微小的直通电流流过，从而增加了供电电流和GND电流（ICC和IGND）。
因此，不建议向施密特触发器输入端施加变化过慢的信号。

CMOS逻辑IC的输出不稳定。导致此问题的原因可能是什么？

可能的主要原因如下：

输入信号电压可能超出指定的低电平输入电压（VIL）或高电平输入电压（VIH）范围。确保输入信号符合VIL和VIH规格。

未使用的输入引脚可能保持开路状态。由于开路输入引脚为高阻态，因此可能会由于周围电场的影响而出现错误输出，从而影响其它引脚。为防止这种情况，请将未使用的输入引脚连接至VCC或GND。

可能输入了超过指定上升时间或下降时间的慢

跃迁率信号

。在这种情况下，需满足指定的输入上升时间和下降时间或使用具有施密特触发器输入端的IC。

上拉电阻器未连接IC

的开漏输出

。

VCC或GND可能不稳定。在这种情况下，可使用旁路电容器等器件稳定VCC。

输入信号可能有噪声。使用低通滤波器滤除输入信号中的噪声。如果使用低通滤波器无法满足上升时间和下降时间规格，请使用具有施密特触发器输入端的IC。

由于对输入的反馈，输出信号可能即将进入振荡状态。务必使输入信号走线远离印刷电路板上的输出信号走线。如果您不得不并行运行这些走线，请在这些走线之间加设

一

根接地防护线。

某种缓冲器类型的输出电压无法达到供电电压。如何才能防止这种情况发生？

缓冲器的输出电压未达到供电电压的主要原因如下：

缓冲器可能连接超过其驱动能力的负载。

请检查缓冲器和驱动负载的输出电流（驱动能力）。如果缓冲器驱动能力不足，请考虑使用输出电流更大的缓冲器。

输入信号频率可能超过缓冲器的最大工作频率。

检查输入信号频率是否超过缓冲器的最大工作频率。如果确实如此，请考虑使用速度更快的缓冲器。

CMOS逻辑IC的输出波形具有类似于尖峰的瞬变。如何才能防止这种情况发生？

通常，具有高输出电流能力的高速逻辑IC往往会出现称为过冲和下冲的尖峰电压。
可考虑采取以下对策：

增加电源走线和GND走线的宽度并缩短其长度（或使用多层板）

在电源和GND引脚之间加一个旁路电容（尽可能靠近IC）

选择输出电流能力较低的逻辑IC系列（选择输出能力较低的产品）

加设一个与输出引脚串联的阻尼电阻（R＝25至100Ω）

CMOS逻辑IC的输入引脚有噪声。导致此问题的原因可能是什么？

如果CMOS逻辑IC的输入信号走线邻近另一个IC的输出信号走线，则可能会产生串扰噪声。检查输入信号走线附近是否有另一条走线或者两条走线相邻且平行。

通常可考虑采取以下对策：

在信号走线和

相邻走

线之间加设

一

根接地防护线，例如GND走线。

缩短与信号走线平行的走线的长度。

什么是总线开关？

总线开关是一种半导体器件，能像机械开关一样建立和断开电气连接。总线开关只是一个开关：与缓冲器不同，总线开关不能驱动负载。总线开关专为高速数字信号传输而设计，用于导通和关断信号流或在输出端口之间切换。

东芝不仅提供简易型单刀单掷（SPST）开关，还可提供单刀双掷（SPDT）和单刀四掷（SP4T）多路复用器。

机械开关

总线开关

半导体开关大致分为信号开关和负载开关，专门用于导通和关断电源轨。下面介绍了信号开

关。信号开关分为两类：一类专门处理数字信号，另一类专门处理模拟信号。

总线开关专门用于传输数字信号。对于数字信号，必须以低延时或无延时的方式传输其逻辑

状态（包括电压电平）。相反，模拟开关需要信号线性。
换言之，低电容和导通电阻对于总线开关很重要，而模拟开关需要在信号传输的电压范围内很低且恒定的导通电阻。
通常，用于开关应用的p沟道和n沟道MOSFET的导通电阻取决于控制电压以及通过开关的信号的电压。为补偿这种电压依赖性，模拟开关由并联的p沟道和n沟道MOSFET组成。这使其导通电阻在工作电压范围内保持恒定，但开关电容会相应增大。
相反，总线开关仅由一个p沟道MOSFET构成。虽然其导通电阻也取决于电压，但此电压足够低，故不会干扰数字信号传输。
因此，总线开关是高速数字传输的理想之选。如欲传输模拟信号，请使用具有模拟电气特性的模拟开关。

负载开关IC

n沟道MOSFET（SSM3K36TU）的RDS(ON)–VGS曲线

p沟道MOSFET（SSM3K36TU）的RDS(ON)–VGS曲线

模拟开关的等效电路

总线开关的等效电路

总线开关和模拟开关的未使用输入端的操作介绍。

通常，通用CMOS逻辑IC通过一个电阻上拉至VCC或下拉至GND。但不使用总线或模拟开关的I/O引脚可保持开路状态。（需要上拉或下拉控制引脚。）但建议上拉或下拉暴露于较大外部噪声或其它干扰的I/O引脚。在这种情况下，开关输入端和输出端的上拉和下拉电阻的值应相同，以使其电压相等，从而防止由于故障而导致短路。