系统整理一下关于赛灵思FPGA原理图的设计过程，一方面记录下，另一方面小伙伴沟通交流。之前提到了一下FPGA内存设计。本篇介绍FFVA1156 (XCKU040)GTH高速收发器、交代下文档路径：赛灵思官网-->产品-->FPGA-->UltraScaleFPGA选型手册-->ug576文档
对于原理图硬件设计来说一句话：只关注参考时钟+串行差分线，其他的均是FPGA工程的编码内容。
FPGA根据速度不同，将高速串行收发器分为如下几类，本案以GTH说明，其速率0.5Gb/s-16.3Gb/s
可以支持的高速串行总线种类
发送器和接收器是独立的、内部结构框图如下均由PCS和PMA两部分组成：
PMA: 包含高速串并转换、预/后加重、接收均衡、时钟发生器及时钟恢复电路等等
PCS:包含8B/10B编解码、缓冲区、通道绑定和时钟修正电路等等
收发器整体框图
Quad: 四个GTH通道+两个专用的参考时钟管脚和专用的南/北时钟
接下来就是各种让人头疼的时钟通道选择，乱七八糟的框图，下图为主要拓扑：
收发器内部时钟总体功能框图
1、Reference Clock Input Ports (IBUFDS_GTE3/4)框图如下:对于硬件工程师来说，确认好MHTAVCC，GTREFCLK和CEB就可以了。
输入参考时钟框图
当然也支持，仅使用“O”这种输入方式，如下：
single Quad输入模式
2、Reference Clock Output Ports (OBUFDS_GTE3/4)框图如下：
输出参考时钟框图
3、QPLL和CPLL各种选择通道，用于选择相应的参数输入时钟
QPLL输入参考时钟选择
CPLL输入参考时钟选择
4、CPLL结构如下图所示，一句话用来倍频，锁频。里面各种参数配置不叙述了。
CPLL内部功能框图
PLL结构如下，同上
PLL内部功能框图
就只这样吧，脑子疼、好在我只是一个硬件工程师，不做FPGA编码
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