FIFO是在FPGA设计中使用的非常频繁，也是影响FPGA设计代码稳定性以及效率等得关键因素。下面就FIFO的一些内容，简略地做介绍。
  
  一、FIFO简介

  FIFO是英文First In First Out 的缩写，是一种先进先出的数据缓存器，它与普通存储器的区别是没有外部读写地址线，这样使用起来非常简单，但缺点就是只能顺序写入数据，顺序的读出数据，其数据地址由内部读写指针自动加1完成，不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址。
  用途一：
  异步FIFO读写分别采用相互异步的不同时钟。在现代集成电路芯片中，随着设计规模的不断扩大，一个系统中往往含有数个时钟，多时钟域带来的一个问题就是，如何设计异步时钟之间的接口电路。异步FIFO是这个问题的一种简便、快捷的解决方案，使用异步FIFO可以在两个不同时钟系统之间快速而方便地传输实时数据。
  用途二：
  对于不同宽度的数据接口也可以用FIFO，例如单片机位8位数据输出，而DSP可能是16位数据输入，在单片机与DSP连接时就可以使用FIFO来达到数据匹配的目的。
  二、分类

  ✦  同步FIFO是指读时钟和写时钟为同一个时钟，在时钟沿来临时同时发生读写操作。
✦ 异步FIFO是指读写时钟不一致，读写时钟是互相独立的。
  三、 FIFO的常见参数

  ➤ FIFO的宽度：即FIFO一次读写操作的数据位；
➤ FIFO的深度：指的是FIFO可以存储多少个N位的数据（如果宽度为N）。
➤ 满标志：FIFO已满或将要满时由FIFO的状态电路送出的一个信号，以阻止FIFO的写操作继续向FIFO中写数据而造成溢出（overflow）。
➤ 空标志：FIFO已空或将要空时由FIFO的状态电路送出的一个信号，以阻止FIFO的读操作继续从FIFO中读出数据而造成无效数据的读出（underflow）。
➤ 读时钟：读操作所遵循的时钟，在每个时钟沿来临时读数据。
➤ 写时钟：写操作所遵循的时钟，在每个时钟沿来临时写数据。
  ①读写指针的操作原理

  ▣ 读指针：总是指向下一个将要被写入的单元，复位时，指向第1个单元(编号为0)
▣ 写指针：总是指向当前要被读出的数据，复位时，指向第1个单元(编号为0)
  ②FIFO的“满”/“空”检测

  FIFO设计的关键：产生可靠的FIFO读写指针和生成FIFO“空”/“满”状态标志。
当读写指针相等时，表明FIFO为空，这种情况发生在复位操作时，或者当读指针读出FIFO中最后一个字后，追赶上了写指针时，如下图所示：
  
  当读写指针再次相等时，表明FIFO为满，这种情况发生在，当写指针转了一圈，折回来(wrapped around)又追上了读指针，如下图：
  
  为了区分到底是满状态还是空状态，可以采用以下方法：
  在指针中添加一个额外的位(extra bit)，当写指针增加并越过最后一个FIFO地址时，就将写指针这个未用的MSB加1，其它位回零。对读指针也进行同样的操作。此时，对于深度为2n的FIFO，需要的读/写指针位宽为(n+1)位，如对于深度为8的FIFO，需要采用4bit的计数器，0000～1000、1001～1111，MSB作为折回标志位，而低3位作为地址指针。
  ▣ 如果两个指针的MSB不同，说明写指针比读指针多折回了一次；如r_addr=0000,而w_addr = 1000,为满。
▣ 如果两个指针的MSB相同，则说明两个指针折回的次数相等。其余位相等，说明FIFO为空。
  ③二进制FIFO指针的考虑

  将一个二进制的计数值从一个时钟域同步到另一个时钟域的时候很容易出现问题，因为采用二进制计数器时所有位都可能同时变化，在同一个时钟沿同步多个信号的变化会产生亚稳态问题。而使用格雷码只有一位变化，因此在两个时钟域间同步多个位不会产生问题。所以需要一个二进制到gray码的转换电路，将地址值转换为相应的gray码，然后将该gray码同步到另一个时钟域进行对比，作为空满状态的检测。
  
  ④如何判断“空”与“满”

  使用gray码判断“空”与“满”，解决了一个问题，但同时也带来另一个问题，即在格雷码域如何判断空与满。
  

▣ 对于“空”的判断依然依据二者完全相等(包括MSB)；
▣ 而对于“满”的判断，如下图，由于gray码除了MSB外，具有镜像对称的特点，当读指针指向7，写指针指向8时，除了MSB，其余位皆相同，不能说它为满。

  
  因此不能单纯的只检测最高位了，在gray码上判断为满必须同时满足以下3条：
  

▣ wptr和同步过来的rptr的MSB不相等，因为wptr必须比rptr多折回一次。
▣ wptr与rptr的次高位不相等，如上图位置7和位置15，转化为二进制对应的是0111和1111，MSB不同说明多折回一次，111相同代表同一位置。
▣ 剩下的其余位完全相等。

  ⑤总体实现

  系统的总体框图如下：
  
  

下面的文档里面包括六种情况下模块的代码，可供参考。
1)顶层模块、2)DualRAM模块、3)同步模块、4)同步模块2、5)空判断逻辑、6)满判断逻辑

  模块代码.txt (5.8 KB)
  P.S ： 在quartus中有异步FIFO IP核，为安全起见推荐使用IP核定制FIFO，本文的目的只是作为思路参考。
    本文大部分内容来自Clifford E. Cummings的Simulation and Synthesis Techniques for Asynchronous FIFO Design.pdf (136.8 KB)，同时加上一些自己的一些理解，有兴趣的朋友可以阅读原文。
  来源：cnblogs 作者：BitArt  编辑：EDN电子技术设计