作者：Art Pini/Digi-Key 北美编辑                    
随着数字系统性能的提高，设计人员需要越来越细心地关注时钟发生和分配电路的设计，以避免时钟分配时序的差异或不确定性。此类问题会降低系统性能，减少时序余裕，或导致功能错误。为了避免时序偏移相关的问题，设计人员可以使用零延迟时钟缓冲器。
典型同步数字系统使用公共时钟来让操作按顺序执行。此时钟必须分配给所有顺序元件，使系统以期望的速率运行，并通常使用闭环控制来减小时序偏移。零延迟时钟缓冲器使用锁相环 (PLL) 来保证缓冲的时钟输出与参考时钟输入保持一致，从而确保时钟时序近乎完美。
本文介绍零延迟时钟缓冲器，利用 Cypress Semiconductor、Integrated Device Technology Inc. (IDT) 和 ON Semiconductor 的示例解决方案解释其工作原理，并详细说明如何控制时钟偏移。本文还会探究测试方法，以确保这些器件的稳定性。

时钟偏移

在同步数字系统中，时钟可能在不同时间到达电路的不同部分，从而导致时钟偏移。时钟偏移可能会减小时序余裕，并导致系统出现故障（图 1）。
考虑一个由两个寄存器组成的简单同步系统。数据以流水线方式通过寄存器，使得寄存器 X 的输出 QX 成为寄存器 Y 的输入。时钟通过独立缓冲器馈入寄存器，分别指定为 CLK1 和 CLK2。如果时钟之间没有偏移，如图 (a) 所示，那么满足寄存器建立 (tSUx) 和保持 (tHx) 时间要求的数据状态 N，会在寄存器 X 传播延迟后的第一个时钟边沿，锁定到该寄存器的输出 QX 中。CLK2 上的相同时钟边沿导致 QX 的前一状态 N-1 被该寄存器 Y 读取，并在该寄存器的传播延迟后出现在输出 QY 中。
如果 CLK1 和 CLK2 之间存在时间偏移，如图 (b) 所示，那么当 CLK2 出现时，QX 可能处于转换状态。寄存器 Y 的输入可能不满足寄存器建立或保持时间要求；输出可能不确定，从而导致错误。
为确保时钟偏移最小，设计人员应让印刷电路的印制线长度匹配，选择具有相似传播延迟的缓冲器和其他时钟元件，并且平衡多个时钟源的负载。虽然这些技术有所帮助，但一般需要使用零延迟时钟缓冲器才能获得对时钟偏移的良好控制。

控制时钟偏移
引起时钟偏移的可能原因有很多。最明显的原因是时钟信号在印刷电路上通过的路线长度是不同的。其他偏移来源包括：时钟通过的有源器件传播延迟各不相同，时钟缓冲器的负载不同，或者缓冲器存在温度差异。虽然可以控制其中一些影响，但设计人员经常使用有源器件和 PLL 来将时钟重新与参考时钟同步。
PLL 电路用于频率和相位控制，可以配置为倍频器、解调器、跟踪发生器或时钟恢复电路。每种应用需要不同的特性，但它们都使用图 2 所示的同一基本电路概念。
图 2 显示了一个配置为倍频器的基本 PLL 框图。该电路的操作是所有 PLL 的典型操作。它基本上是一个反馈控制系统，控制 VCO 的相位。输入信号施加到相位检测器的一个输入。另一个输入是来自 N 分频计数器输出的反馈信号。通常，两个信号的频率几乎相同。
相位检测器的输出是一个与两个输入之间相位差成比例的电压。此信号施加于环路滤波器。该环路滤波器决定了 PLL 的动态特性。滤波后的信号控制 VCO。请注意，VCO 的输出频率是提供给频率基准输入 (FIN) 的输入频率的 N 倍。该输出信号通过 N 分频计数器送回相位检测器。
通常，环路滤波器设计为与 PLL 应用所需的特性匹配。如果 PLL 要采集和跟踪信号，则环路滤波器的带宽将大于固定输入频率情况下的预期带宽。PLL 接受并锁定的频率范围称为捕获范围。PLL 锁定并跟踪信号之后，PLL 所遵循的频率范围称为跟踪范围。一般来说，跟踪范围大于捕获范围。PLL 环路滤波器还决定了信号频率能以多快的速度改变，同时仍保持锁定。这就是最大压摆率。环路滤波器带宽越窄，可实现的相位误差越小。其代价是响应速度变慢，捕获范围缩小。时钟应用中使用的 PLL 主要以固定频率工作。

零延迟时钟缓冲器
零延迟缓冲器是一种可以缓冲时钟信号的器件，从单个参考时钟输入产生多个时钟输出。多个缓冲时钟输出相对于参考时钟输入的延迟很小或没有延迟，并且输出之间的偏移很小。Cypress Semiconductor 的 CY2308SXC-3T 零延迟缓冲器的简化框图如图 3 所示。
零延迟缓冲器采用积分 PLL 构建，接受参考输入 (REF) 和反馈输入 (FBK) 作为其相位检测器的输入。反馈输入由用户选择的输出之一驱动。PLL 的内部相位检测器调节 VCO 的输出相位，使其两个输入没有相位差或频率差。其中一个缓冲的时钟输出及其负载选择为反馈信号，通过相位检测器反馈给 PLL。无论该输出端的负载如何变化，PLL 都会动态补偿这些输出负载变化，使得从输入到驱动反馈的输出延迟为零，而不论其输出负载有多大。
CY2308 系列有两组四路输出，工作频率范围为 10 至 133 MHz。输入到输出时间偏移小于 250 ps，输出之间的时钟偏移小于 200 ps。通过改变用于反馈输入的输出端负载电容，可以调整输入到输出时间偏移。
该产品系列提供多种二分频分频器配置。选择的器件是带“-3”的变型，如框图所示，它有两个这样的分频器。此配置允许用户获得两倍于或四倍于参考时钟输入频率的输出。
最常用的零延迟缓冲器配置有五个输出，有多家制造商的产品可供选择。Cypress Semiconductor 的 CY2305SXI-1HT、IDT 的 2305-1DCGI8 和 ON Semiconductor 的 NB2305AI1HDR2G 是非常类似的器件。它们都有五个缓冲的时钟输出、一个 CLKOUT 端口，以及四组时钟输出。与 CY2308 不同，PLL 反馈点固定在单个 CLKOUT 信号上。

零延迟缓冲器动态特性
零延迟缓冲器中的 PLL 基本上是反馈控制系统。动态特性由 PLL 环路滤波器控制。同任何控制系统一样，重要的是评估反馈环路响应瞬态输入的动态特性。一种评估方法是，施加一个含阶跃变化的输入来评估阶跃响应（图 4）。
输入信号是 66.67 MHz 正弦波，在所采集信号窗口的中心有一个 1 弧度的阶跃。此波形由任意波形发生器 (AWG) 产生。CY2305 零延迟缓冲器的输入和输出均使用示波器采集，时基设置为每格 10 μs。
图 4 左上方网格为输入信号，右上方网格为输出信号。时间间隔误差 (TIE) 是实测时钟边沿与其理想位置的时间差，并且是针对每个波形测量的。实际上，它是以一个固定时钟速率（本例为 66.67 MHz）为基准的信号的瞬时相位。输入和输出的每个时钟周期的 TIE 值绘制为一个波形，称为 TIE 轨迹。输入轨迹是左上方起的第二个网格。这里，相位的阶跃是可见的，幅度为 2.4 ns。该值表示 66.67 MHz 时钟频率的 1 弧度相移。
右上方起的第二条迹线是输出的 TIE 轨迹。输出轨迹显示了一些过冲，并稳定在新的平均值以匹配输入变化。从上往下数的第三条迹线显示了左侧输入和右侧输出的水平扩展缩放迹线。输入阶跃的细节显示跃变很干净。
放大输出可以看出一些过冲，然后在一个大约 500 ns 持续时间的周期内快速稳定到新的平均值。对于如此大的相位阶跃，这是一种表现良好的阶跃响应。它迅速稳定下来，没有不稳定振荡响应的迹象。
下方两条迹线是对输入（左）和输出（右）的水平扩充展示。在输入中可以清楚地看到相位阶跃很大，但在此时间尺度上，慢速输出响应不是那么显而易见。

总结
高性能数字系统的设计人员需要不断地细心关注时钟发生和分配电路的设计，以避免时钟分配时序的差异或不确定性。此类问题会降低系统性能，减少时序余裕，或导致功能错误。
如上所述，当传播多个时钟信号并与主时钟信号保持同步时，零延迟缓冲器是实现主动控制的好工具。即使检测到输出端发生明显的负载变化，也能出色地执行跟踪。但是，如本文所述，设计人员需要仔细评估零延迟缓冲器的反馈环路动态特性，以确保其满足应用要求。