求教：组合逻辑电路一旦输入撤销，输出将如何变化？

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xiaonong

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发表于 2020-6-19 21:55:36

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组合逻辑电路一旦输入撤销，输出将如何变化？肯定会发生变化，怎样发生变化？

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数字电路

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zhechen5832

发表于2020-6-26 21:50:29

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TTL输入撤销，默认输入为高电平，按照此输入逻辑输出。
CMOS输入撤销，输入端若没有上拉或下拉电阻，相当于开路，输入电平不定，输出也不定。

>>资料：标准数字电路 4000 CMOS 全系列数据手册(中文)

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tom2068_897375514

发表于2021-2-14 19:52:02

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根据输出表达式而定，所谓撤销输入是什么意思？其实输入总归是存在的，0， 1，浮空不确定，将相应变量代入输出表达式，就可以得到输出结果了！

>>资料：模拟电路和数字电路PCB设计的区别.docx

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pwm55_704153681

发表于2021-9-13 14:12:40

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取决于输入-输出逻辑表达式及撤销后输入端的逻辑状态（此时，各输入端不外乎是“0”、“1”和“高阻态”三种里的一种）。

>>资料：模拟电路悄悄偷走了数字电路的魔力？.docx

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zhechen5832

发表于2022-2-20 21:01:51

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1、组合逻辑电路若是TTL逻辑，输入撤销，等效输入为高电平。输出将按此变化。
2、组合逻辑电路若是CMOS逻辑，输入撤销，等效输入不定(外界感应的干扰信号)。输出也不定，这也是CMOS逻辑不用输入端要接固定的高电平、或低电平的原因。

>>资料：《VHDL 与数字电路设计》

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